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<EFBFBD> &<26>W <00><>$ ..\SYSTEM\delay\delay.h <00><><EFBFBD><EFBFBD> ><3E> ..\SYSTEM\sys\sys.h <00><><EFBFBD><EFBFBD> <00><> ..\USER\stm32f4xx.h <00><><EFBFBD><EFBFBD> 5<> ..\CORE\core_cm4.h <00><><EFBFBD><EFBFBD> f<>9 -C:\Keil_v5\ARM\ARMCC\Bin\..\include\stdint.h <00><><EFBFBD><EFBFBD> L<># ..\CORE\core_cmInstr.h <00><><EFBFBD><EFBFBD> <00><>" ..\CORE\core_cmFunc.h <00><><EFBFBD><EFBFBD> <16>$ ..\CORE\core_cm4_simd.h <00><><EFBFBD><EFBFBD> V<>' ..\USER\system_stm32f4xx.h <00><><EFBFBD><EFBFBD> <00><>% ..\USER\stm32f4xx_conf.h <00><><EFBFBD><EFBFBD> &<26>) ..\FWLIB\inc\stm32f4xx_adc.h <00><><EFBFBD><EFBFBD> <00><> ..\USER\stm32f4xx.h <00><><EFBFBD><EFBFBD> 5<>) ..\FWLIB\inc\stm32f4xx_crc.h <00><><EFBFBD><EFBFBD> <00><>, ..\FWLIB\inc\stm32f4xx_dbgmcu.h <00><><EFBFBD><EFBFBD> g<>) ..\FWLIB\inc\stm32f4xx_dma.h <00><><EFBFBD><EFBFBD> <00><>* ..\FWLIB\inc\stm32f4xx_exti.h <00><><EFBFBD><EFBFBD> #<23>+ ..\FWLIB\inc\stm32f4xx_flash.h <00><><EFBFBD><EFBFBD> <00><>* ..\FWLIB\inc\stm32f4xx_gpio.h <00><><EFBFBD><EFBFBD> <<3C>) ..\FWLIB\inc\stm32f4xx_i2c.h <00><><EFBFBD><EFBFBD> <00><>* ..\FWLIB\inc\stm32f4xx_iwdg.h <00><><EFBFBD><EFBFBD> :<3A>) ..\FWLIB\inc\stm32f4xx_pwr.h <00><><EFBFBD><EFBFBD> <00><>) ..\FWLIB\inc\stm32f4xx_rcc.h <00><><EFBFBD><EFBFBD> <00><>) ..\FWLIB\inc\stm32f4xx_rtc.h <00><><EFBFBD><EFBFBD> <00><>* ..\FWLIB\inc\stm32f4xx_sdio.h <00><><EFBFBD><EFBFBD> 2<>) ..\FWLIB\inc\stm32f4xx_spi.h <00><><EFBFBD><EFBFBD> <00><>, ..\FWLIB\inc\stm32f4xx_syscfg.h <00><><EFBFBD><EFBFBD> R<>) ..\FWLIB\inc\stm32f4xx_tim.h <00><><EFBFBD><EFBFBD> <00><>+ ..\FWLIB\inc\stm32f4xx_usart.h <00><><EFBFBD><EFBFBD> <00><>* ..\FWLIB\inc\stm32f4xx_wwdg.h <00><><EFBFBD><EFBFBD> <20> ..\FWLIB\inc\misc.h <00><><EFBFBD><EFBFBD> <00><>* ..\FWLIB\inc\stm32f4xx_cryp.h <00><><EFBFBD><EFBFBD> /<2F>* ..\FWLIB\inc\stm32f4xx_hash.h <00><><EFBFBD><EFBFBD> ?<3F>) ..\FWLIB\inc\stm32f4xx_rng.h <00><><EFBFBD><EFBFBD> <00><>) ..\FWLIB\inc\stm32f4xx_can.h <00><><EFBFBD><EFBFBD> <00><>) ..\FWLIB\inc\stm32f4xx_dac.h <00><><EFBFBD><EFBFBD> <00><>* ..\FWLIB\inc\stm32f4xx_dcmi.h <00><><EFBFBD><EFBFBD> ><3E>* ..\FWLIB\inc\stm32f4xx_fsmc.h <00><><EFBFBD><EFBFBD> L<>$ ..\SYSTEM\delay\delay.c <00><><EFBFBD><EFBFBD> <00><> P
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__DELAY_H <00><> P __SYS_H Y<> P __STM32F4xx_H <00><> P __cplusplus
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<EFBFBD> P STM32F40_41xxx ~<7E> P STM32F40XX <02> P STM32F427X !<21> P USE_STDPERIPH_DRIVER w<> P
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HSE_VALUE <00><> P HSE_STARTUP_TIMEOUT <00><> P
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HSI_VALUE <00><>+ P #__STM32F4XX_STDPERIPH_VERSION_MAIN +<2B>+ P #__STM32F4XX_STDPERIPH_VERSION_SUB1 5<>+ P #__STM32F4XX_STDPERIPH_VERSION_SUB2 4<>) P !__STM32F4XX_STDPERIPH_VERSION_RC <00><>& P __STM32F4XX_STDPERIPH_VERSION <00><> P
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__CM4_REV <00><> P __MPU_PRESENT <00><> P __NVIC_PRIO_BITS <00><> P __Vendor_SysTickConfig <00><> P __FPU_PRESENT <00><>
8" IRQn ]<5D> " NonMaskableInt_IRQn q<> " MemoryManagement_IRQn m<> " BusFault_IRQn <00><> " UsageFault_IRQn <00><> " SVCall_IRQn <00><> " DebugMonitor_IRQn <1C> " PendSV_IRQn <00><> "
SysTick_IRQn +<2B> "
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WWDG_IRQn <00><> " PVD_IRQn <13> " TAMP_STAMP_IRQn <00><> " RTC_WKUP_IRQn d<> " FLASH_IRQn <00><> " RCC_IRQn %<25> " EXTI0_IRQn <00><> " EXTI1_IRQn <00><> " EXTI2_IRQn <00><> " EXTI3_IRQn <00><> " EXTI4_IRQn <00><> " DMA1_Stream0_IRQn <00><> " DMA1_Stream1_IRQn <00><> " DMA1_Stream2_IRQn <00><> " DMA1_Stream3_IRQn <00><> " DMA1_Stream4_IRQn <00><> " DMA1_Stream5_IRQn <00><> " DMA1_Stream6_IRQn <00><> " ADC_IRQn 5<> "
CAN1_TX_IRQn <00><> " CAN1_RX0_IRQn <00><> " CAN1_RX1_IRQn <00><> " CAN1_SCE_IRQn <00><> "
EXTI9_5_IRQn <00><> " TIM1_BRK_TIM9_IRQn <0E> " TIM1_UP_TIM10_IRQn <20>! " TIM1_TRG_COM_TIM11_IRQn <00><> "
TIM1_CC_IRQn <00><> "
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TIM2_IRQn <00><> "
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TIM3_IRQn <00><> "
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TIM4_IRQn <00><> "
I2C1_EV_IRQn <0C> "
I2C1_ER_IRQn <10> "
I2C2_EV_IRQn <0B> "
I2C2_ER_IRQn <0F> "
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SPI1_IRQn <00><> "
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SPI2_IRQn <00><> " USART1_IRQn 7<> " USART2_IRQn 6<> " USART3_IRQn 5<> " EXTI15_10_IRQn <00><> " RTC_Alarm_IRQn <00><> " OTG_FS_WKUP_IRQn e<> " TIM8_BRK_TIM12_IRQn <00><> " TIM8_UP_TIM13_IRQn <16>! " TIM8_TRG_COM_TIM14_IRQn <00><> "
TIM8_CC_IRQn <00><> " DMA1_Stream7_IRQn <00><> "
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FSMC_IRQn <00><> "
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SDIO_IRQn <00><> "
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TIM5_IRQn <00><> "
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SPI3_IRQn <00><> " UART4_IRQn <00><> " UART5_IRQn <00><> " TIM6_DAC_IRQn <00><> "
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TIM7_IRQn <00><> " DMA2_Stream0_IRQn <00><> " DMA2_Stream1_IRQn <00><> " DMA2_Stream2_IRQn <00><> " DMA2_Stream3_IRQn <00><> " DMA2_Stream4_IRQn <00><> " ETH_IRQn <1C> " ETH_WKUP_IRQn l<> "
CAN2_TX_IRQn <00><> " CAN2_RX0_IRQn <00><> " CAN2_RX1_IRQn <00><> " CAN2_SCE_IRQn <00><> " OTG_FS_IRQn <15> " DMA2_Stream5_IRQn <00><> " DMA2_Stream6_IRQn <00><> " DMA2_Stream7_IRQn <00><> " USART6_IRQn 2<> "
I2C3_EV_IRQn
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<EFBFBD> "
I2C3_ER_IRQn <0E> " OTG_HS_EP1_OUT_IRQn <00><> " OTG_HS_EP1_IN_IRQn <00><> " OTG_HS_WKUP_IRQn c<> " OTG_HS_IRQn <13> "
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DCMI_IRQn <00><> "
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CRYP_IRQn <00><> " HASH_RNG_IRQn <00><> " FPU_IRQn <12>
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IRQn_Type <00><> P __CORE_CM4_H_GENERIC <00><>! P __CM4_CMSIS_VERSION_MAIN 2<> P __CM4_CMSIS_VERSION_SUB o<> P __CM4_CMSIS_VERSION <00><> P __CORTEX_M x<> P __CC_ARM 6<> P __ASM "<22> P __INLINE ><3E> P __STATIC_INLINE <09> P __TARGET_FPU_VFP <00><> P __FPU_USED ~<7E> P __stdint_h <00><> P __ARMCLIB_VERSION l<> P __INT64_TYPE__ ;<3B> P __INT64 <00><> P __INT64_C_SUFFIX__ <00> P __PASTE2 N<> P __PASTE <00><> P
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__INT64_C <04> P __UINT64_C <00><> P __ARMCC_VERSION <02> P __LONGLONG <00><> P __STDINT_DECLS Q<> P __CLIBNS B<> int8_t <00><> int16_t n<> int32_t p<> int64_t k<> uint8_t (<28> uint16_t <00><> uint32_t <00><> uint64_t <00><>
int_least8_t <1B> int_least16_t <00><> int_least32_t <00><> int_least64_t <00><> uint_least8_t <00><> uint_least16_t s<> uint_least32_t u<> uint_least64_t p<> int_fast8_t <00><>
int_fast16_t W<>
int_fast32_t Y<>
int_fast64_t T<>
uint_fast8_t <11> uint_fast16_t <00><> uint_fast32_t <00><> uint_fast64_t <00><> P
__sizeof_ptr <00><> intptr_t }<7D>
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uintptr_t <06> intmax_t <00><>
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uintmax_t <16> P INT8_MIN U<> P
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INT16_MIN $<24> P
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INT32_MIN &<26> P
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INT64_MIN !<21> P INT8_MAX S<> P
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INT16_MAX "<22> P
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INT32_MAX $<24> P
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INT64_MAX <1F> P
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UINT8_MAX <00><> P UINT16_MAX <00><> P UINT32_MAX <00><> P UINT64_MAX <00><> P INT_LEAST8_MIN q<> P INT_LEAST16_MIN @<40> P INT_LEAST32_MIN B<> P INT_LEAST64_MIN =<3D> P INT_LEAST8_MAX o<> P INT_LEAST16_MAX ><3E> P INT_LEAST32_MAX @<40> P INT_LEAST64_MAX ;<3B> P UINT_LEAST8_MAX <18> P UINT_LEAST16_MAX <00><> P UINT_LEAST32_MAX <00><> P UINT_LEAST64_MAX <00><> P INT_FAST8_MIN <00><> P INT_FAST16_MIN <00><> P INT_FAST32_MIN <00><> P INT_FAST64_MIN <00><> P INT_FAST8_MAX <00><> P INT_FAST16_MAX <00><> P INT_FAST32_MAX <00><> P INT_FAST64_MAX <00><> P UINT_FAST8_MAX e<> P UINT_FAST16_MAX 4<> P UINT_FAST32_MAX 6<> P UINT_FAST64_MAX 1<> P INTPTR_MIN <00><> P INTPTR_MAX <00><> P UINTPTR_MAX :<3A> P INTMAX_MIN <00><> P INTMAX_MAX <00><> P UINTMAX_MAX J<> P PTRDIFF_MIN c<> P PTRDIFF_MAX a<> P SIG_ATOMIC_MIN m<> P SIG_ATOMIC_MAX k<> P SIZE_MAX ;<3B> P
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WCHAR_MIN <01> P
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WCHAR_MAX <00><> P WINT_MIN 6<> P WINT_MAX 4<> P INT8_C <00><> P INT16_C <00><> P INT32_C <00><> P INT64_C <00><> P UINT8_C <00><> P UINT16_C r<> P UINT32_C t<> P UINT64_C o<> P INTMAX_C H<> P
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UINTMAX_C <00><> P __CORE_CMINSTR_H <00><> P __NOP <16> P __WFI <1D> P __WFE !<21> P __SEV <15> P __ISB %<25> P __DSB *<2A> P __DMB 0<> P __REV <16> P __NO_EMBEDDED_ASM <00><> __REV16 <00><> ,
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" <04>value <00><> __REVSH <00><> ," <04>value <00><> P __ROR <10> P __BKPT <00><> P __RBIT <00><> P __LDREXB <<3C> P __LDREXH 6<> P __LDREXW '<27> P __STREXB %<25> P __STREXH <1F> P __STREXW <10> P __CLREX <00><> P __SSAT <00><> P __USAT <00><> P __CLZ <1A> P __CORE_CMFUNC_H <04> __get_CONTROL \<5C>
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" <04>
__regControl f<> __set_CONTROL P<> ,
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" <04>control *<2A>
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" <04>
__regControl d<> __get_IPSR E<>
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" <04>
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__regIPSR
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<EFBFBD> __get_APSR M<>
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" <04>
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__regAPSR <10> __get_xPSR <16>
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" <04>
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__regXPSR <00><>
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__get_PSP <00><>#
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" <04>__regProcessStackPointer n<>
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__set_PSP <00><> ,
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" <04>topOfProcStack <00><>#
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" <04>__regProcessStackPointer l<>
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__get_MSP <00><>
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" <04>__regMainStackPointer <00><>
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__set_MSP <00><> ,
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" <04>topOfMainStack <00><>
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" <04>__regMainStackPointer <00><> __get_PRIMASK f<>
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" <04>
__regPriMask {<7B> __set_PRIMASK Z<> ,
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" <04>priMask ?<3F>
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" <04>
__regPriMask y<> P __enable_fault_irq \<5C> P __disable_fault_irq <00><> __get_BASEPRI w<>
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" <04>
__regBasePri <00><> __set_BASEPRI k<> ,
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" <04>basePri I<>
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" <04>
__regBasePri <00><> __get_FAULTMASK <00><>
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" <04>__regFaultMask <00><> __set_FAULTMASK <00><> ,
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" <04>
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faultMask ^<5E>
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" <04>__regFaultMask <00><> __get_FPSCR <03>
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" <04> __regfpscr <07> __set_FPSCR <00><> ,
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" <04>fpscr <00><>
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" <04> __regfpscr <05> P __CORE_CM4_SIMD_H l<> P __SADD8 <00><> P __QADD8 <00><> P __SHADD8 a<> P __UADD8 <00><> P __UQADD8 V<> P __UHADD8 _<> P __SSUB8 <00><> P __QSUB8 <00><> P __SHSUB8 @<40> P __USUB8 <00><> P __UQSUB8 5<> P __UHSUB8 ><3E> P __SADD16 z<> P __QADD16 |<7C> P
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|||
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__SHADD16 0<> P __UADD16 x<> P
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|||
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__UQADD16 %<25> P
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__UHADD16 .<2E> P __SSUB16 Y<> P __QSUB16 [<5B> P
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__SHSUB16 <0F> P __USUB16 W<> P
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__UQSUB16 <04> P
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__UHSUB16
<0A> P __SASX <00><> P __QASX <00><> P __SHASX x<> P __UASX <00><> P __UQASX m<> P __UHASX v<> P __SSAX <00><> P __QSAX <00><> P __SHSAX x<> P __USAX <00><> P __UQSAX m<> P __UHSAX v<> P __USAD8 <00><> P __USADA8 W<> P __SSAT16 [<5B> P __USAT16 Y<> P __UXTB16 S<> P
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|||
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__UXTAB16 <10> P __SXTB16 U<> P
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__SXTAB16 <12> P __SMUAD <00><> P __SMUADX +<2B> P __SMLAD <00><> P __SMLADX 4<> P __SMLALD @<40> P
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|||
|
|
__SMLALDX <00><> P __SMUSD s<> P __SMUSDX <19> P __SMLSD |<7C> P __SMLSDX "<22> P __SMLSLD .<2E> P
|
|||
|
|
__SMLSLDX <00><> P __SEL <1F> P __QADD <00><> P __QSUB <00><> P __PKHBT <00><> P __PKHTB <00><> P __SMMLA <00><> P __CMSIS_GENERIC <12> P __CORE_CM4_H_DEPENDANT <00><> P __I <00><> P __O <00><>
P __IO m<> 8
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<unnamed> S<> 8
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<unnamed> Q<>
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" <04> _reserved0 <00><>
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|||
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" <04>GE G<>
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" <04> _reserved1 <00><>
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" <04>Q <00><>
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" <04>V <>
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" <04>C <00><>
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" <04>Z {<7B>
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" <04>N <00><> " <04>b b<>
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" <04>w _<>
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APSR_Type <00><> 8
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<unnamed> S<> 8
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|
<unnamed> Q<>
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" <04>ISR <00><>
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" <04> _reserved0 <00><> " <04>b U<>
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" <04>w R<>
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IPSR_Type <00><> 8
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|
<unnamed> S<> 8
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|
<unnamed> Q<>
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" <04>ISR N<>
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" <04> _reserved0 ?<3F>
|
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|
" <04>GE <00><>
|
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|
" <04> _reserved1 ><3E>
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|
" <04>T <00><>
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|
" <04>IT <00><>
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" <04>Q <00><>
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|||
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" <04>V <00><>
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|
" <04>C <00><>
|
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|
" <04>Z <00><>
|
|||
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" <04>N <00><> " <04>b <00><>
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|
" <04>w <00><>
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xPSR_Type <00><> 8
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<unnamed> S<> 8
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<unnamed> Q<>
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" <04>nPRIV y<>
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|
" <04>SPSEL <00><>
|
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" <04>FPCA <10>
|
|||
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|
" <04> _reserved0 /<2F> " <04>b <00><>
|
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|
|
" <04>w <00><>
CONTROL_Type <00><> 8
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|||
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|
<unnamed> Q<> <" <20>ISER <00><> <" `<60>
|
|||
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RESERVED0 <00><> <" <20>ICER <00><> <" `<60> RSERVED1 @<40> <" <20>ISPR <00><> <" `<60>
|
|||
|
|
RESERVED2 <00><> <" <20>ICPR <00><> <" `<60>
|
|||
|
|
RESERVED3 <00><> <" <20>IABR <00><> <" <00><01>
|
|||
|
|
RESERVED4 t<> <" <00><01>IP m<> <" <00><14>
|
|||
|
|
RESERVED5 <00><>
|
|||
|
|
" <04>STIR <00><>
|
|||
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|
NVIC_Type <00><> P NVIC_STIR_INTID_Pos l<> P NVIC_STIR_INTID_Msk s<> 8
|
|||
|
|
<unnamed> Q<>
|
|||
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" <04>CPUID <00><>
|
|||
|
|
" <04>ICSR <00><>
|
|||
|
|
" <04>VTOR <00><>
|
|||
|
|
" <04>AIRCR <00><>
|
|||
|
|
" <04>SCR +<2B>
|
|||
|
|
" <04>CCR ;<3B> <" <0C>SHP <00><>
|
|||
|
|
" <04>SHCSR <00><>
|
|||
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|
" <04>CFSR <00><>
|
|||
|
|
" <04>HFSR <00><>
|
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|
" <04>DFSR <00><>
|
|||
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|
" <04>MMFAR <00><>
|
|||
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" <04>
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" <04>RASR_A3 <00><> MPU_Type <00><> P MPU_TYPE_IREGION_Pos <13> P MPU_TYPE_IREGION_Msk <1A> P MPU_TYPE_DREGION_Pos <18> P MPU_TYPE_DREGION_Msk <1F> P MPU_TYPE_SEPARATE_Pos <00><> P MPU_TYPE_SEPARATE_Msk <00><> P MPU_CTRL_PRIVDEFENA_Pos C<> P MPU_CTRL_PRIVDEFENA_Msk J<> P MPU_CTRL_HFNMIENA_Pos <00><> P MPU_CTRL_HFNMIENA_Msk <00><> P MPU_CTRL_ENABLE_Pos <00><> P MPU_CTRL_ENABLE_Msk <00><> P MPU_RNR_REGION_Pos <00><> P MPU_RNR_REGION_Msk <00><> P MPU_RBAR_ADDR_Pos &<26> P MPU_RBAR_ADDR_Msk -<2D> P MPU_RBAR_VALID_Pos <00><> P MPU_RBAR_VALID_Msk <00><> P MPU_RBAR_REGION_Pos y<> P MPU_RBAR_REGION_Msk <00><> P MPU_RASR_ATTRS_Pos <00><> P MPU_RASR_ATTRS_Msk <00><> P MPU_RASR_XN_Pos <00><> P MPU_RASR_XN_Msk <00><> P MPU_RASR_AP_Pos <00><> P MPU_RASR_AP_Msk <00><> P MPU_RASR_TEX_Pos A<> P MPU_RASR_TEX_Msk H<> P MPU_RASR_S_Pos <00><> P MPU_RASR_S_Msk <00><> P MPU_RASR_C_Pos <00><> P MPU_RASR_C_Msk <00><> P MPU_RASR_B_Pos <00><> P MPU_RASR_B_Msk <00><> P MPU_RASR_SRD_Pos I<> P MPU_RASR_SRD_Msk P<> P MPU_RASR_SIZE_Pos <00><> P MPU_RASR_SIZE_Msk <00><> P MPU_RASR_ENABLE_Pos <00><> P MPU_RASR_ENABLE_Msk <00><> 8
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" <04>FPCAR <00><>
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" <04>FPDSCR f<>
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" <04>MVFR0 <00><>
|
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" <04>MVFR1 <00><> FPU_Type <05> P FPU_FPCCR_ASPEN_Pos <00><> P FPU_FPCCR_ASPEN_Msk <00><> P FPU_FPCCR_LSPEN_Pos {<7B> P FPU_FPCCR_LSPEN_Msk <00><> P FPU_FPCCR_MONRDY_Pos "<22> P FPU_FPCCR_MONRDY_Msk )<29> P FPU_FPCCR_BFRDY_Pos <00><> P FPU_FPCCR_BFRDY_Msk <00><> P FPU_FPCCR_MMRDY_Pos t<> P FPU_FPCCR_MMRDY_Msk {<7B> P FPU_FPCCR_HFRDY_Pos <00><> P FPU_FPCCR_HFRDY_Msk <00><> P FPU_FPCCR_THREAD_Pos C<> P FPU_FPCCR_THREAD_Msk J<> P FPU_FPCCR_USER_Pos <00><> P FPU_FPCCR_USER_Msk <00><> P FPU_FPCCR_LSPACT_Pos 4<> P FPU_FPCCR_LSPACT_Msk ;<3B> P FPU_FPCAR_ADDRESS_Pos <00><> P FPU_FPCAR_ADDRESS_Msk <00><> P FPU_FPDSCR_AHP_Pos <00><> P FPU_FPDSCR_AHP_Msk <00><> P FPU_FPDSCR_DN_Pos <1B> P FPU_FPDSCR_DN_Msk "<22> P FPU_FPDSCR_FZ_Pos
<0A> P FPU_FPDSCR_FZ_Msk <14> P FPU_FPDSCR_RMode_Pos <00><> P FPU_FPDSCR_RMode_Msk <00><>( P FPU_MVFR0_FP_rounding_modes_Pos <16>( P FPU_MVFR0_FP_rounding_modes_Msk <1D>$ P FPU_MVFR0_Short_vectors_Pos {<7B>$ P FPU_MVFR0_Short_vectors_Msk <00><>" P FPU_MVFR0_Square_root_Pos `<60>" P FPU_MVFR0_Square_root_Msk g<> P FPU_MVFR0_Divide_Pos <00><> P FPU_MVFR0_Divide_Msk <00><>( P FPU_MVFR0_FP_excep_trapping_Pos <1A>( P FPU_MVFR0_FP_excep_trapping_Msk !<21>' P FPU_MVFR0_Double_precision_Pos d<>' P FPU_MVFR0_Double_precision_Msk k<>' P FPU_MVFR0_Single_precision_Pos ]<5D>' P FPU_MVFR0_Single_precision_Msk d<>' P FPU_MVFR0_A_SIMD_registers_Pos <00><>' P FPU_MVFR0_A_SIMD_registers_Msk <00><># P FPU_MVFR1_FP_fused_MAC_Pos <00><># P FPU_MVFR1_FP_fused_MAC_Msk <00><> P FPU_MVFR1_FP_HPFP_Pos <00><> P FPU_MVFR1_FP_HPFP_Msk <00><>! P FPU_MVFR1_D_NaN_mode_Pos Q<>! P FPU_MVFR1_D_NaN_mode_Msk X<> P FPU_MVFR1_FtZ_mode_Pos <00><> P FPU_MVFR1_FtZ_mode_Msk <00><> 8
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|
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" <04>DCRDR <>
|
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|
|
" <04>DEMCR <00><> CoreDebug_Type t<># P CoreDebug_DHCSR_DBGKEY_Pos <00><># P CoreDebug_DHCSR_DBGKEY_Msk <00><>' P CoreDebug_DHCSR_S_RESET_ST_Pos !<21>' P CoreDebug_DHCSR_S_RESET_ST_Msk (<28>( P CoreDebug_DHCSR_S_RETIRE_ST_Pos <00><>( P CoreDebug_DHCSR_S_RETIRE_ST_Msk <00><>% P CoreDebug_DHCSR_S_LOCKUP_Pos <00><>% P CoreDebug_DHCSR_S_LOCKUP_Msk <00><>$ P CoreDebug_DHCSR_S_SLEEP_Pos 7<>$ P CoreDebug_DHCSR_S_SLEEP_Msk ><3E># P CoreDebug_DHCSR_S_HALT_Pos <00><># P CoreDebug_DHCSR_S_HALT_Msk <00><>% P CoreDebug_DHCSR_S_REGRDY_Pos <00><>% P CoreDebug_DHCSR_S_REGRDY_Msk <00><>( P CoreDebug_DHCSR_C_SNAPSTALL_Pos <06>( P CoreDebug_DHCSR_C_SNAPSTALL_Msk
<0A>' P CoreDebug_DHCSR_C_MASKINTS_Pos P<>' P CoreDebug_DHCSR_C_MASKINTS_Msk W<># P CoreDebug_DHCSR_C_STEP_Pos <00><># P CoreDebug_DHCSR_C_STEP_Msk <00><># P CoreDebug_DHCSR_C_HALT_Pos <00><># P CoreDebug_DHCSR_C_HALT_Msk <00><>& P CoreDebug_DHCSR_C_DEBUGEN_Pos <00><>& P CoreDebug_DHCSR_C_DEBUGEN_Msk <00><># P CoreDebug_DCRSR_REGWnR_Pos e<># P CoreDebug_DCRSR_REGWnR_Msk l<># P CoreDebug_DCRSR_REGSEL_Pos <00><># P CoreDebug_DCRSR_REGSEL_Msk <00><># P CoreDebug_DEMCR_TRCENA_Pos <00><># P CoreDebug_DEMCR_TRCENA_Msk <00><>$ P CoreDebug_DEMCR_MON_REQ_Pos :<3A>$ P CoreDebug_DEMCR_MON_REQ_Msk A<>% P CoreDebug_DEMCR_MON_STEP_Pos <00><>% P CoreDebug_DEMCR_MON_STEP_Msk <00><>% P CoreDebug_DEMCR_MON_PEND_Pos <00><>% P CoreDebug_DEMCR_MON_PEND_Msk <00># P CoreDebug_DEMCR_MON_EN_Pos <00><># P CoreDebug_DEMCR_MON_EN_Msk <00><>' P CoreDebug_DEMCR_VC_HARDERR_Pos e<>' P CoreDebug_DEMCR_VC_HARDERR_Msk l<>& P CoreDebug_DEMCR_VC_INTERR_Pos <00><>& P CoreDebug_DEMCR_VC_INTERR_Msk <00><>& P CoreDebug_DEMCR_VC_BUSERR_Pos <00><>& P CoreDebug_DEMCR_VC_BUSERR_Msk <00><>' P CoreDebug_DEMCR_VC_STATERR_Pos H<>' P CoreDebug_DEMCR_VC_STATERR_Msk O<>& P CoreDebug_DEMCR_VC_CHKERR_Pos <00><>& P CoreDebug_DEMCR_VC_CHKERR_Msk <00><>' P CoreDebug_DEMCR_VC_NOCPERR_Pos T<>' P CoreDebug_DEMCR_VC_NOCPERR_Msk [<5B>% P CoreDebug_DEMCR_VC_MMERR_Pos <00><>% P CoreDebug_DEMCR_VC_MMERR_Msk <00><>) P !CoreDebug_DEMCR_VC_CORERESET_Pos <00><>) P !CoreDebug_DEMCR_VC_CORERESET_Msk <00><> P SCS_BASE X<> P ITM_BASE W<> P DWT_BASE R<> P TPI_BASE T<> P CoreDebug_BASE <00><> P
SysTick_BASE o<> P
|
|||
|
|
NVIC_BASE <0F> P SCB_BASE i<> P SCnSCB <00><> P SCB <00><> P SysTick <00><>
P NVIC <00><> P ITM <00><> P DWT <00><> P TPI <00><> P
|
|||
|
|
CoreDebug I<> P MPU_BASE O<> P MPU <00><> P FPU_BASE V<> P FPU <00><>! NVIC_SetPriorityGrouping \<5C> ,
|
|||
|
|
" <04>PriorityGroup <00><>
|
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|
|
" <04>
|
|||
|
|
reg_value s<>
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|||
|
|
" <04>PriorityGroupTmp <>! NVIC_GetPriorityGrouping h<> NVIC_EnableIRQ <16> ,"" <01>IRQn <00><> NVIC_DisableIRQ <00><> ,"" <01>IRQn <00><> NVIC_GetPendingIRQ p<> ,"" <01>IRQn <00><> NVIC_SetPendingIRQ d<> ,"" <01>IRQn <00><> NVIC_ClearPendingIRQ <00><> ,"" <01>IRQn <00><> NVIC_GetActive <00><> ,"" <01>IRQn <00><> NVIC_SetPriority <00><> ,"" <01>IRQn <00><> ,
|
|||
|
|
" <04> priority x<> NVIC_GetPriority <00><> ,"" <01>IRQn <00><> NVIC_EncodePriority <00><> ,
|
|||
|
|
" <04>PriorityGroup |<7C> ,
|
|||
|
|
" <04>PreemptPriority <00><> ,
|
|||
|
|
" <04> SubPriority c<>
|
|||
|
|
" <04>PriorityGroupTmp i<>
|
|||
|
|
" <04>PreemptPriorityBits 2<>
|
|||
|
|
" <04>SubPriorityBits <00><> NVIC_DecodePriority <00><> ,
|
|||
|
|
" <04> Priority <00><> ,
|
|||
|
|
" <04>PriorityGroup u<> ," <04>pPreemptPriority !<21> ," <04>
pSubPriority <00><>
|
|||
|
|
" <04>PriorityGroupTmp b<>
|
|||
|
|
" <04>PreemptPriorityBits +<2B>
|
|||
|
|
" <04>SubPriorityBits <00><> NVIC_SystemReset <00><> __dsb <00><> SysTick_Config Y<> ,
|
|||
|
|
" <04>ticks <00><>
ITM_RxBuffer x<> P ITM_RXBUFFER_EMPTY <0C>
ITM_SendChar <00><>
,
|
|||
|
|
" <04>ch !<21> ITM_ReceiveChar L<>
" <04>ch E<> ITM_CheckChar 5<> P __SYSTEM_STM32F4XX_H w<>
|
|||
|
|
SystemCoreClock <00><> SystemInit <00><> SystemCoreClockUpdate a<> s32 #<23> s16 !<21> s8 R<>
sc32 <00><>
sc16 <00><> sc8 <00><>
vs32 <00><>
vs16 <00><> vs8 <00><> vsc32 F<> vsc16 D<>
vsc8 u<> u32 !<21> u16 <1F> u8 P<>
uc32 <00><>
uc16 <00><> uc8 <00><>
vu32 <00><>
vu16 <00><> vu8 <00><> vuc32 D<> vuc16 B<>
vuc8 s<> RESET p<> SET <0B> FlagStatus <00><> ITStatus <00><> DISABLE <00><> ENABLE J<> FunctionalState <00><> P IS_FUNCTIONAL_STATE <00><> ERROR i<> SUCCESS <00><> ErrorStatus ]<5D> 8
|
|||
|
|
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|
" <04>SR '<27>
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" <04>CR1 <04>
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" <04>CR2 <03>
|
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|
" <04>SMPR1 S<>
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" <04>SMPR2 R<>
|
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|
|
" <04>JOFR1 d<>
|
|||
|
|
" <04>JOFR2 c<>
|
|||
|
|
" <04>JOFR3 b<>
|
|||
|
|
" <04>JOFR4 a<>
|
|||
|
|
" <04>HTR <00><>
|
|||
|
|
" <04>LTR <00><>
|
|||
|
|
" <04>SQR1 <00><>
|
|||
|
|
" <04>SQR2 <00><>
|
|||
|
|
" <04>SQR3 <00><>
|
|||
|
|
" <04>JSQR <00><>
|
|||
|
|
" <04>JDR1 <00><>
|
|||
|
|
" <04>JDR2 <00><>
|
|||
|
|
" <04>JDR3 <00><>
|
|||
|
|
" <04>JDR4 <00><>
|
|||
|
|
" <04>DR 6<> ADC_TypeDef <13> 8
|
|||
|
|
<unnamed> Q<>
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|||
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|
" <04> CSR K<>
|
|||
|
|
" <04> CCR [<5B>
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|||
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|
" <04> CDR Z<> ADC_Common_TypeDef =<3D> 8
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|||
|
|
<unnamed> Q<>
|
|||
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|
" <04> TIR ?<3F>
|
|||
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|
" <04> TDTR <00><>
|
|||
|
|
" <04> TDLR <00><>
|
|||
|
|
" <04> TDHR <00><> CAN_TxMailBox_TypeDef <1E> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04> RIR ;<3B>
|
|||
|
|
" <04> RDTR <00><>
|
|||
|
|
" <04> RDLR <00><>
|
|||
|
|
" <04> RDHR <00><> CAN_FIFOMailBox_TypeDef <00><> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04> FR1 Y<>
|
|||
|
|
" <04> FR2 X<># CAN_FilterRegister_TypeDef <00><> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04> MCR <<3C>
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|||
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|
" <04> MSR ,<2C>
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" <04> TSR %<25>
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|
" <04> RF0R <02>
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|||
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" <04> RF1R <01>
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|
" <04> IER ><3E>
|
|||
|
|
" <04> ESR 4<>
|
|||
|
|
" <04> BTR 6<> <" <00><02>
|
|||
|
|
RESERVED0 q<> <" 0<> sTxMailBox <00><> <" <20>
sFIFOMailBox {<7B> <" 0<>
|
|||
|
|
RESERVED1 #<23>
|
|||
|
|
" <04> FMR 9<>
|
|||
|
|
" <04> FM1R <06>
|
|||
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" <04>
|
|||
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|
RESERVED2 <00><>
|
|||
|
|
" <04> FS1R <00>
|
|||
|
|
" <04>
|
|||
|
|
RESERVED3 <>
|
|||
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" <04> FFA1R <00><>
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|||
|
|
" <04>
|
|||
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|
RESERVED4 ~<7E>
|
|||
|
|
" <04> FA1R <12> <" <20>
|
|||
|
|
RESERVED5 /<2F> <" <00><01> sFilterRegister <00><> CAN_TypeDef <09> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04> DR r<> " <01> IDR .<2E> " <01>
|
|||
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|
RESERVED0 q<> " <02>
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|||
|
|
RESERVED1 g<>
|
|||
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|
" <04> CR s<> CRC_TypeDef <03> 8
|
|||
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|
<unnamed> Q<>
|
|||
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|
" <04> CR l<>
|
|||
|
|
" <04> SWTRIGR <00><>
|
|||
|
|
" <04> DHR12R1 3<>
|
|||
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|
" <04> DHR12L1 9<>
|
|||
|
|
" <04> DHR8R1 `<60>
|
|||
|
|
" <04> DHR12R2 2<>
|
|||
|
|
" <04> DHR12L2 8<>
|
|||
|
|
" <04> DHR8R2 _<>
|
|||
|
|
" <04> DHR12RD <20>
|
|||
|
|
" <04> DHR12LD &<26>
|
|||
|
|
" <04> DHR8RD M<>
|
|||
|
|
" <04> DOR1 <00><>
|
|||
|
|
" <04> DOR2 <00><>
|
|||
|
|
" <04> SR \<5C> DAC_TypeDef <13> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04> IDCODE A<>
|
|||
|
|
" <04> CR \<5C>
|
|||
|
|
" <04> APB1FZ E<>
|
|||
|
|
" <04> APB2FZ D<> DBGMCU_TypeDef #<23> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04> CR V<>
|
|||
|
|
" <04> SR F<>
|
|||
|
|
" <04> RISR <00><>
|
|||
|
|
" <04> IER <09>
|
|||
|
|
" <04> MISR <00><>
|
|||
|
|
" <04> ICR <0B>
|
|||
|
|
" <04> ESCR <00><>
|
|||
|
|
" <04> ESUR <00><>
|
|||
|
|
" <04> CWSTRTR <00><>
|
|||
|
|
" <04> CWSIZER <00><>
|
|||
|
|
" <04> DR U<>
DCMI_TypeDef <00><> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04> CR I<>
|
|||
|
|
" <04> NDTR <00><>
|
|||
|
|
" <04> PAR <00><>
|
|||
|
|
" <04> M0AR <00><>
|
|||
|
|
" <04> M1AR <00><>
|
|||
|
|
" <04> FCR <01> DMA_Stream_TypeDef 0<> 8
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|||
|
|
<unnamed> Q<>
|
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|
" <04> LISR <00><>
|
|||
|
|
" <04> HISR <00><>
|
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|
|
" <04> LIFCR `<60>
|
|||
|
|
" <04> HIFCR d<> DMA_TypeDef <09> 8
|
|||
|
|
<unnamed> Q<>
|
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|
" <04> CR ;<3B>
|
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|
" <04> ISR <00><>
|
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|
|
" <04> IFCR <00><>
|
|||
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|
" <04> FGMAR ]<5D>
|
|||
|
|
" <04> FGOR <00><>
|
|||
|
|
" <04> BGMAR a<>
|
|||
|
|
" <04> BGOR <00><>
|
|||
|
|
" <04> FGPFCCR <00><>
|
|||
|
|
" <04> FGCOLR <0B>
|
|||
|
|
" <04> BGPFCCR <00><>
|
|||
|
|
" <04> BGCOLR <0F>
|
|||
|
|
" <04> FGCMAR <18>
|
|||
|
|
" <04> BGCMAR <1C>
|
|||
|
|
" <04> OPFCCR <0B>
|
|||
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|
" <04> OCOLR K<>
|
|||
|
|
" <04> OMAR <00><>
|
|||
|
|
" <04> OOR <00><>
|
|||
|
|
" <04> NLR <00><>
|
|||
|
|
" <04> LWR <00><>
|
|||
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|
" <04> AMTCR S<> <" <00><07> RESERVED ~<7E> <" <00><08> FGCLUT L<> <" <00><08> BGCLUT P<> DMA2D_TypeDef <00><> 8
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" <04>
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MACCR <00><>
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" <04>
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" <04>
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|||
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" <04>
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|
MACHTLR !<21>
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|||
|
|
" <04>
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|||
|
|
MACMIIAR <00><>
|
|||
|
|
" <04>
|
|||
|
|
MACMIIDR <00><>
|
|||
|
|
" <04>
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|||
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|
MACFCR <00><>
|
|||
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|
" <04>
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MACVLANTR <00><> <" <08>
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|
RESERVED0 b<>
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" <04>
|
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MACRWUFFR {<7B>
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" <04>
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MACPMTCSR ~<7E> <" <08>
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RESERVED1 a<>
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|
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|
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|
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|
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" <04>
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|
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|
|
|
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|
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" <04>
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|
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" <04>
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|
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" <04>
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|
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" <04>
|
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|
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|
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" <04>
|
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|
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|
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|
|
|
|||
|
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|
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|
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|
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|
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MMCTGFSCCR =<3D>
|
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|
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" <04>
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|
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MMCTGFMSCCR <00><> <" <14>
|
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|
|
|
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|
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|
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" <04>
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|
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MMCTGFCR <00><> <" (<28>
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|
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|
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|
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MMCRFAECR <00><> <" (<28>
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|
|
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|
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|
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MMCRGUFCR <00><> <" <00>
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|
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|
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|
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|
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|
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" <04>
|
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|
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|
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|
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" <04>
|
|||
|
|
PTPTSHUR <00><>
|
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|
|
" <04>
|
|||
|
|
PTPTSLUR <00><>
|
|||
|
|
" <04>
|
|||
|
|
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|
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|
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" <04>
|
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|
|
PTPTTHR <00><>
|
|||
|
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" <04>
|
|||
|
|
PTPTTLR <00><>
|
|||
|
|
" <04>
|
|||
|
|
|
|||
|
|
RESERVED8 <00><>
|
|||
|
|
" <04>
|
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|
|
PTPTSSR <00><> <" <00><11>
|
|||
|
|
|
|||
|
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|
|||
|
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" <04>
|
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|
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|
|||
|
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" <04>
|
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|
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|
|||
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|
|||
|
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" <04>
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|
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|
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" <04>
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|
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DMATDLAR <00><>
|
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" <04>
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|
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DMASR <00><>
|
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|
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|
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|
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" <04>
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|
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|
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|
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" <04>
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|
|
|
|||
|
|
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|
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|
|
" <04>
|
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|
|
DMARSWTR <00><> <" <20>
|
|||
|
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|
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|
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|
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|
|
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|
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|
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" <04>
|
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|
|
DMACHRDR <00><>
|
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|
|
" <04>
|
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|
|
|
|||
|
|
DMACHTBAR <00><>
|
|||
|
|
" <04>
|
|||
|
|
|
|||
|
|
DMACHRBAR <00><> ETH_TypeDef <00><> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04>
|
|||
|
|
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|
|||
|
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" <04>
|
|||
|
|
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|
|||
|
|
" <04>
|
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|
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|
|||
|
|
" <04>
|
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|
|
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|
|||
|
|
" <04>
|
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|
|
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|
|||
|
|
" <04>
|
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|
|
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|
|||
|
|
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|
|||
|
|
" <04>
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|
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|
|||
|
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" <04>
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
|
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|
|||
|
|
" <04>
|
|||
|
|
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|
|||
|
|
<unnamed> Q<> <" <20>
|
|||
|
|
BTCR d<> FSMC_Bank1_TypeDef <00><> 8
|
|||
|
|
<unnamed> Q<> <" <1C>
|
|||
|
|
BWTR Q<> FSMC_Bank1E_TypeDef Q<> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
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|
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|
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|
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|
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|
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|
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|
|||
|
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|
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|
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|
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|
|
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|
|||
|
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" <04>
|
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|
|
|
|||
|
|
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|
|||
|
|
" <04>
|
|||
|
|
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|
|||
|
|
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|
|||
|
|
" <04>
|
|||
|
|
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|
|||
|
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" <04>
|
|||
|
|
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|
|||
|
|
" <04>
|
|||
|
|
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|
|||
|
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" <04>
|
|||
|
|
PATT3 a<>
|
|||
|
|
" <04>
|
|||
|
|
|
|||
|
|
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|
|||
|
|
" <04>
|
|||
|
|
ECCR3 }<7D> FSMC_Bank3_TypeDef <00><> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04>
|
|||
|
|
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|
|||
|
|
" <04>
|
|||
|
|
SR4 <00><>
|
|||
|
|
" <04>
|
|||
|
|
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|
|||
|
|
" <04>
|
|||
|
|
PATT4 X<>
|
|||
|
|
" <04>
|
|||
|
|
PIO4 <00><> FSMC_Bank4_TypeDef <00><> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04>
|
|||
|
|
MODER G<>
|
|||
|
|
" <04>
|
|||
|
|
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|
|||
|
|
" <04>
|
|||
|
|
OSPEEDR <00><>
|
|||
|
|
" <04>
|
|||
|
|
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|
|||
|
|
" <04>
|
|||
|
|
IDR <00><>
|
|||
|
|
" <04>
|
|||
|
|
ODR <00><> " <02>
|
|||
|
|
BSRRL 7<> " <02>
|
|||
|
|
BSRRH ;<3B>
|
|||
|
|
" <04>
|
|||
|
|
LCKR <00><> <" <08>
|
|||
|
|
AFR <00><>
GPIO_TypeDef <00><> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04> MEMRMP a<>
|
|||
|
|
" <04> PMC U<> <" <10> EXTICR "<22> <" <08> RESERVED <00><>
|
|||
|
|
" <04> CMPCR <00><> SYSCFG_TypeDef <06> 8
|
|||
|
|
<unnamed> Q<> " <02> CR1 f<> " <02>
|
|||
|
|
RESERVED0 <00><> " <02> CR2 e<> " <02>
|
|||
|
|
RESERVED1 <00><> " <02> OAR1 <17> " <02>
|
|||
|
|
RESERVED2 <00><> " <02> OAR2 <16> " <02>
|
|||
|
|
RESERVED3 <00><>
" <02> DR <00><> " <02>
|
|||
|
|
RESERVED4 <00><> " <02> SR1 V<> " <02>
|
|||
|
|
RESERVED5 <00><> " <02> SR2 U<> " <02>
|
|||
|
|
RESERVED6 <00><> " <02> CCR T<> " <02>
|
|||
|
|
RESERVED7 <00><> " <02> TRISE <00><> " <02>
|
|||
|
|
RESERVED8 <00><> " <02> FLTR <00><> " <02>
|
|||
|
|
RESERVED9 <00><> I2C_TypeDef <1D> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04> KR }<7D>
|
|||
|
|
" <04> PR x<>
|
|||
|
|
" <04> RLR (<28>
|
|||
|
|
" <04> SR u<>
IWDG_TypeDef <00><> 8
|
|||
|
|
<unnamed> Q<> <" <08>
|
|||
|
|
RESERVED0 @<40>
|
|||
|
|
" <04> SSCR <00><>
|
|||
|
|
" <04> BPCR <00><>
|
|||
|
|
" <04> AWCR <00><>
|
|||
|
|
" <04> TWCR <00><>
|
|||
|
|
" <04> GCR 6<> <" <08>
|
|||
|
|
RESERVED1 ?<3F>
|
|||
|
|
" <04> SRCR <00><> <" <04>
|
|||
|
|
RESERVED2 B<>
|
|||
|
|
" <04> BCCR <00><> <" <04>
|
|||
|
|
RESERVED3 A<>
|
|||
|
|
" <04> IER 2<>
|
|||
|
|
" <04> ISR $<24>
|
|||
|
|
" <04> ICR 4<>
|
|||
|
|
" <04> LIPCR <00><>
|
|||
|
|
" <04> CPSR <00><>
|
|||
|
|
" <04> CDSR <00><>
LTDC_TypeDef <00><> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04> CR l<>
|
|||
|
|
" <04> WHPCR w<>
|
|||
|
|
" <04> WVPCR i<>
|
|||
|
|
" <04> CKCR <00><>
|
|||
|
|
" <04> PFCR <00><>
|
|||
|
|
" <04> CACR <00><>
|
|||
|
|
" <04> DCCR <00><>
|
|||
|
|
" <04> BFCR <00><> <" <08>
|
|||
|
|
RESERVED0 -<2D>
|
|||
|
|
" <04> CFBAR <00><>
|
|||
|
|
" <04> CFBLR <00><>
|
|||
|
|
" <04> CFBLNR B<> <" <0C>
|
|||
|
|
RESERVED1 (<28>
|
|||
|
|
" <04> CLUTWR <18> LTDC_Layer_TypeDef J<> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04> CR \<5C>
|
|||
|
|
" <04> CSR <07> PWR_TypeDef <00><> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04> CR X<>
|
|||
|
|
" <04> PLLCFGR <00><>
|
|||
|
|
" <04> CFGR <00><>
|
|||
|
|
" <04> CIR
<0A>
|
|||
|
|
" <04> AHB1RSTR <00><>
|
|||
|
|
" <04> AHB2RSTR <00><>
|
|||
|
|
" <04> AHB3RSTR <00><>
|
|||
|
|
" <04>
|
|||
|
|
RESERVED0 O<>
|
|||
|
|
" <04> APB1RSTR <00><>
|
|||
|
|
" <04> APB2RSTR <00><> <" <08>
|
|||
|
|
RESERVED1 <18>
|
|||
|
|
" <04> AHB1ENR <02>
|
|||
|
|
" <04> AHB2ENR <01>
|
|||
|
|
" <04> AHB3ENR <00>
|
|||
|
|
" <04>
|
|||
|
|
RESERVED2 M<>
|
|||
|
|
" <04> APB1ENR <00><>
|
|||
|
|
" <04> APB2ENR <00><> <" <08>
|
|||
|
|
RESERVED3 <16>
|
|||
|
|
" <04>
|
|||
|
|
AHB1LPENR b<>
|
|||
|
|
" <04>
|
|||
|
|
AHB2LPENR a<>
|
|||
|
|
" <04>
|
|||
|
|
AHB3LPENR `<60>
|
|||
|
|
" <04>
|
|||
|
|
RESERVED4 K<>
|
|||
|
|
" <04>
|
|||
|
|
APB1LPENR Z<>
|
|||
|
|
" <04>
|
|||
|
|
APB2LPENR Y<> <" <08>
|
|||
|
|
RESERVED5 <14>
|
|||
|
|
" <04> BDCR <00><>
|
|||
|
|
" <04> CSR <03> <" <08>
|
|||
|
|
RESERVED6 <13>
|
|||
|
|
" <04> SSCGR e<>
|
|||
|
|
" <04> PLLI2SCFGR <05>
|
|||
|
|
" <04> PLLSAICFGR <00><>
|
|||
|
|
" <04> DCKCFGR <00><> RCC_TypeDef <03> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04> TR %<25>
|
|||
|
|
" <04> DR 5<>
|
|||
|
|
" <04> CR 6<>
|
|||
|
|
" <04> ISR <00><>
|
|||
|
|
" <04> PRER <00><>
|
|||
|
|
" <04> WUTR u<>
|
|||
|
|
" <04> CALIBR <16>
|
|||
|
|
" <04> ALRMAR <04>
|
|||
|
|
" <04> ALRMBR <03>
|
|||
|
|
" <04> WPR <00><>
|
|||
|
|
" <04> SSR <00><>
|
|||
|
|
" <04> SHIFTR <00><>
|
|||
|
|
" <04> TSTR z<>
|
|||
|
|
" <04> TSDR <00><>
|
|||
|
|
" <04> TSSSR &<26>
|
|||
|
|
" <04> CALR <00><>
|
|||
|
|
" <04> TAFCR U<>
|
|||
|
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" <04> ALRMASSR Z<>
|
|||
|
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" <04> ALRMBSSR Y<>
|
|||
|
|
" <04>
|
|||
|
|
RESERVED7 &<26>
|
|||
|
|
" <04> BKP0R f<>
|
|||
|
|
" <04> BKP1R e<>
|
|||
|
|
" <04> BKP2R d<>
|
|||
|
|
" <04> BKP3R c<>
|
|||
|
|
" <04> BKP4R b<>
|
|||
|
|
" <04> BKP5R a<>
|
|||
|
|
" <04> BKP6R `<60>
|
|||
|
|
" <04> BKP7R _<>
|
|||
|
|
" <04> BKP8R ^<5E>
|
|||
|
|
" <04> BKP9R ]<5D>
|
|||
|
|
" <04> BKP10R 3<>
|
|||
|
|
" <04> BKP11R 2<>
|
|||
|
|
" <04> BKP12R 1<>
|
|||
|
|
" <04> BKP13R 0<>
|
|||
|
|
" <04> BKP14R /<2F>
|
|||
|
|
" <04> BKP15R .<2E>
|
|||
|
|
" <04> BKP16R -<2D>
|
|||
|
|
" <04> BKP17R ,<2C>
|
|||
|
|
" <04> BKP18R +<2B>
|
|||
|
|
" <04> BKP19R *<2A> RTC_TypeDef <00><> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04> GCR B<> SAI_TypeDef <00><> 8
|
|||
|
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<unnamed> Q<>
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|||
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" <04> CR1 U<>
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|||
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" <04> CR2 T<>
|
|||
|
|
" <04> FRCR <00><>
|
|||
|
|
" <04> SLOTR <00><>
|
|||
|
|
" <04> IMR 3<>
|
|||
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|
" <04> SR x<>
|
|||
|
|
" <04> CLRFR <00><>
|
|||
|
|
" <04> DR <00><> SAI_Block_TypeDef <00><> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04> POWER <00><>
|
|||
|
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" <04> CLKCR <00><>
|
|||
|
|
" <04> ARG 7<>
|
|||
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|
" <04> CMD =<3D>
|
|||
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" <04> RESPCMD <00><>
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|||
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" <04> RESP1 <00><>
|
|||
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" <04> RESP2 <00><>
|
|||
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|
" <04> RESP3 <00><>
|
|||
|
|
" <04> RESP4 <00><>
|
|||
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|
" <04> DTIMER F<>
|
|||
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" <04> DLEN <00><>
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|||
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|
" <04> DCTRL <00><>
|
|||
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" <04> DCOUNT ><3E>
|
|||
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" <04> STA )<29>
|
|||
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" <04> ICR 3<>
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|||
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" <04> MASK <00><> <" <08>
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RESERVED0 ?<3F>
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|||
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" <04> FIFOCNT <00> <" 4<>
|
|||
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RESERVED1 <12>
|
|||
|
|
" <04> FIFO <00><>
SDIO_TypeDef <00><> 8
|
|||
|
|
<unnamed> Q<> " <02> CR1 3<> " <02>
|
|||
|
|
RESERVED0 ]<5D> " <02> CR2 2<> " <02>
|
|||
|
|
RESERVED1 \<5C>
" <02> SR V<> " <02>
|
|||
|
|
RESERVED2 [<5B>
" <02> DR e<> " <02>
|
|||
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|
RESERVED3 Z<> " <02> CRCPR {<7B> " <02>
|
|||
|
|
RESERVED4 Y<> " <02> RXCRCR <1F> " <02>
|
|||
|
|
RESERVED5 X<> " <02> TXCRCR <1D> " <02>
|
|||
|
|
RESERVED6 W<> " <02> I2SCFGR <01> " <02>
|
|||
|
|
RESERVED7 V<> " <02> I2SPR <00><> " <02>
|
|||
|
|
RESERVED8 U<> SPI_TypeDef <00><> 8
|
|||
|
|
<unnamed> Q<> " <02> CR1 <1F> " <02>
|
|||
|
|
RESERVED0 I<> " <02> CR2 <1E> " <02>
|
|||
|
|
RESERVED1 H<> " <02> SMCR <00><> " <02>
|
|||
|
|
RESERVED2 G<> " <02> DIER <00><> " <02>
|
|||
|
|
RESERVED3 F<>
" <02> SR B<> " <02>
|
|||
|
|
RESERVED4 E<> " <02> EGR <07> " <02>
|
|||
|
|
RESERVED5 D<> " <02> CCMR1 <00><> " <02>
|
|||
|
|
RESERVED6 C<> " <02> CCMR2 <00><> " <02>
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|||
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|
RESERVED7 B<> " <02> CCER <00><> " <02>
|
|||
|
|
RESERVED8 A<>
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|||
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|
" <04> CNT <02> " <02> PSC <00><> " <02>
|
|||
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|
RESERVED9 @<40>
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|||
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|
" <04> ARR <02> " <02> RCR <00><> " <02> RESERVED10 <16>
|
|||
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" <04> CCR1 <00><>
|
|||
|
|
" <04> CCR2 <00><>
|
|||
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|
" <04> CCR3 <00><>
|
|||
|
|
" <04> CCR4 <00><> " <02> BDTR <00><> " <02> RESERVED11 <15> " <02> DCR <0C> " <02> RESERVED12 <14> " <02> DMAR <00><> " <02> RESERVED13 <13>
" <02> OR F<> " <02> RESERVED14 <12> TIM_TypeDef <00><> 8
|
|||
|
|
<unnamed> Q<>
" <02> SR <1C> " <02>
|
|||
|
|
RESERVED0 #<23>
" <02> DR +<2B> " <02>
|
|||
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RESERVED1 "<22> " <02> BRR <00><> " <02>
|
|||
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RESERVED2 !<21> " <02> CR1 <00><> " <02>
|
|||
|
|
RESERVED3 <20> " <02> CR2 <00><> " <02>
|
|||
|
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RESERVED4 <1F> " <02> CR3 <00><> " <02>
|
|||
|
|
RESERVED5 <1E> " <02> GTPR <00><> " <02>
|
|||
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|
RESERVED6 <1D> USART_TypeDef H<> 8
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|||
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|
<unnamed> Q<>
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" <04>
CR <00><>
|
|||
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" <04>
CFR U<>
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" <04>
SR <00><>
WWDG_TypeDef <00><> 8
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|||
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|
<unnamed> Q<>
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" <04>
CR <00><>
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" <04>
SR <00><>
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" <04>
DR <00><>
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" <04>
DOUT <00><>
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" <04>
DMACR <00><>
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" <04>
IMSCR <00><>
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" <04>
RISR <00><>
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" <04>
MISR <00><>
|
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" <04>
K0LR <10>
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" <04>
K0RR
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<EFBFBD>
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" <04>
K1LR <0F>
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" <04>
K1RR <09>
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|||
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" <04>
K2LR <0E>
|
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|
" <04>
K2RR <08>
|
|||
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|
" <04>
K3LR
<0A>
|
|||
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|
" <04>
K3RR <07>
|
|||
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|
" <04>
IV0LR <00><>
|
|||
|
|
" <04>
IV0RR <00><>
|
|||
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" <04>
IV1LR <00><>
|
|||
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|
" <04>
IV1RR <00><>
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|||
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|
" <04>
CSGCMCCM0R [<5B>
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|||
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" <04>
CSGCMCCM1R Z<>
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" <04>
CSGCMCCM2R Y<>
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|||
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|
" <04>
CSGCMCCM3R X<>
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|||
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|
" <04>
CSGCMCCM4R W<>
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|||
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|
" <04>
CSGCMCCM5R V<>
|
|||
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|
" <04>
CSGCMCCM6R U<>
|
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|
" <04>
CSGCMCCM7R T<>
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|
" <04>
CSGCM0R 4<>
|
|||
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|
" <04>
CSGCM1R 3<>
|
|||
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|
" <04>
CSGCM2R 2<>
|
|||
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|
" <04>
CSGCM3R 1<>
|
|||
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|
" <04>
CSGCM4R 0<>
|
|||
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|
" <04>
CSGCM5R /<2F>
|
|||
|
|
" <04>
CSGCM6R .<2E>
|
|||
|
|
" <04>
CSGCM7R -<2D>
CRYP_TypeDef <00><> 8
|
|||
|
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<unnamed> Q<>
|
|||
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|
" <04>
CR r<>
|
|||
|
|
" <04>
DIN *<2A>
|
|||
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|
" <04>
STR <0C>
<" <14>
HR +<2B>
|
|||
|
|
" <04>
IMR <1D>
|
|||
|
|
" <04>
SR b<> <" <00><01>
RESERVED <00><> <" <00><01>
CSR <15>
HASH_TypeDef <00><> 8
|
|||
|
|
<unnamed> Q<>
<" <20>
HR <15> HASH_DIGEST_TypeDef <00><> 8
|
|||
|
|
<unnamed> Q<>
|
|||
|
|
" <04>
CR e<>
|
|||
|
|
" <04>
SR U<>
|
|||
|
|
" <04>
DR d<> RNG_TypeDef <00><> P FLASH_BASE <00><> P CCMDATARAM_BASE f<> P SRAM1_BASE <00><> P SRAM2_BASE <00><> P SRAM3_BASE <00><> P PERIPH_BASE s<> P
BKPSRAM_BASE )<29> P FSMC_R_BASE a<> P CCMDATARAM_BB_BASE }<7D> P SRAM1_BB_BASE <00><> P SRAM2_BB_BASE <00><> P SRAM3_BB_BASE <00><> P PERIPH_BB_BASE <00><> P BKPSRAM_BB_BASE @<40> P
|
|||
|
|
SRAM_BASE <0C> P
SRAM_BB_BASE #<23> P APB1PERIPH_BASE g<> P APB2PERIPH_BASE f<> P AHB1PERIPH_BASE o<> P AHB2PERIPH_BASE n<> P
|
|||
|
|
TIM2_BASE #<23> P
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|||
|
|
TIM3_BASE "<22> P
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|||
|
|
TIM4_BASE !<21> P
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|||
|
|
TIM5_BASE <20> P
|
|||
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|
TIM6_BASE <1F> P
|
|||
|
|
TIM7_BASE <1E> P TIM12_BASE <00><> P TIM13_BASE <00><> P TIM14_BASE <00><> P RTC_BASE X<> P
|
|||
|
|
WWDG_BASE <06> P
|
|||
|
|
IWDG_BASE <14> P
I2S2ext_BASE <00><> P
|
|||
|
|
SPI2_BASE !<21> P
|
|||
|
|
SPI3_BASE <20> P
I2S3ext_BASE <00><> P USART2_BASE z<> P USART3_BASE y<> P UART4_BASE <00><> P UART5_BASE <00><> P
|
|||
|
|
I2C1_BASE P<> P
|
|||
|
|
I2C2_BASE O<> P
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|||
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|
I2C3_BASE N<> P
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|||
|
|
CAN1_BASE <<3C> P
|
|||
|
|
CAN2_BASE ;<3B> P PWR_BASE H<> P DAC_BASE y<> P UART7_BASE <00><> P UART8_BASE <00><> P
|
|||
|
|
TIM1_BASE $<24> P
|
|||
|
|
TIM8_BASE <1D> P USART1_BASE {<7B> P USART6_BASE v<> P
|
|||
|
|
ADC1_BASE F<> P
|
|||
|
|
ADC2_BASE E<> P
|
|||
|
|
ADC3_BASE D<> P ADC_BASE y<> P
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|||
|
|
SDIO_BASE <10> P
|
|||
|
|
SPI1_BASE "<22> P
|
|||
|
|
SPI4_BASE <1F> P SYSCFG_BASE l<> P
|
|||
|
|
EXTI_BASE <05> P
|
|||
|
|
TIM9_BASE <1C> P TIM10_BASE <00><> P TIM11_BASE <00><> P
|
|||
|
|
SPI5_BASE <1E> P
|
|||
|
|
SPI6_BASE <1D> P
|
|||
|
|
SAI1_BASE 1<> P SAI1_Block_A_BASE 7<> P SAI1_Block_B_BASE 6<> P
|
|||
|
|
LTDC_BASE <18> P LTDC_Layer1_BASE }<7D> P LTDC_Layer2_BASE |<7C> P GPIOA_BASE <00><> P GPIOB_BASE <00><> P GPIOC_BASE <00><> P GPIOD_BASE <00><> P GPIOE_BASE <00><> P GPIOF_BASE <00><> P GPIOG_BASE <00><> P GPIOH_BASE <00><> P GPIOI_BASE <00><> P GPIOJ_BASE <00><> P GPIOK_BASE <00><> P CRC_BASE i<> P RCC_BASE i<> P
FLASH_R_BASE <1A> P
|
|||
|
|
DMA1_BASE <<3C> P DMA1_Stream0_BASE 1<> P DMA1_Stream1_BASE 0<> P DMA1_Stream2_BASE /<2F> P DMA1_Stream3_BASE .<2E> P DMA1_Stream4_BASE -<2D> P DMA1_Stream5_BASE ,<2C> P DMA1_Stream6_BASE +<2B> P DMA1_Stream7_BASE *<2A> P
|
|||
|
|
DMA2_BASE ;<3B> P DMA2_Stream0_BASE 0<> P DMA2_Stream1_BASE /<2F> P DMA2_Stream2_BASE .<2E> P DMA2_Stream3_BASE -<2D> P DMA2_Stream4_BASE ,<2C> P DMA2_Stream5_BASE +<2B> P DMA2_Stream6_BASE *<2A> P DMA2_Stream7_BASE )<29> P ETH_BASE `<60> P
ETH_MAC_BASE (<28> P
ETH_MMC_BASE <1C> P
ETH_PTP_BASE <05> P
ETH_DMA_BASE '<27> P DMA2D_BASE <00><> P
|
|||
|
|
DCMI_BASE "<22> P
|
|||
|
|
CRYP_BASE <01> P
|
|||
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|
HASH_BASE <1B> P HASH_DIGEST_BASE <00><> P RNG_BASE Z<> P FSMC_Bank1_R_BASE I<> P FSMC_Bank1E_R_BASE <02> P FSMC_Bank2_R_BASE H<> P FSMC_Bank3_R_BASE G<> P FSMC_Bank4_R_BASE F<> P DBGMCU_BASE <00><>
P TIM2 <00><>
P TIM3 <00><>
P TIM4 <00><>
P TIM5 <00><>
P TIM6 <00><>
P TIM7 <00><> P TIM12 t<> P TIM13 s<> P TIM14 r<> P RTC <00><>
P WWDG <00><>
P IWDG <00><> P I2S2ext l<>
P SPI2 <00><>
P SPI3 <00><> P I2S3ext k<> P USART2 <00><> P USART3 <00><> P UART4 Q<> P UART5 P<>
P I2C1 <00><>
P I2C2 <00><>
P I2C3 <00><>
P CAN1 <00><>
P CAN2 <00><> P PWR <00><> P DAC <00><> P UART7 N<> P UART8 M<>
P TIM1 <00><>
P TIM8 <00><> P USART1 <00><> P USART6 <00><> P ADC <00><>
P ADC1 <00><>
P ADC2 <00><>
P ADC3 <00><>
P SDIO <00><>
P SPI1 <00><>
P SPI4 <00><> P SYSCFG <00><>
P EXTI <00><>
P TIM9 <00><> P TIM10 v<> P TIM11 u<>
P SPI5 <00><>
P SPI6 <00><>
P SAI1 <00><> P
SAI1_Block_A <00><> P
SAI1_Block_B <00><>
P LTDC <00><> P LTDC_Layer1 <01> P LTDC_Layer2 <00> P GPIOA Q<> P GPIOB P<> P GPIOC O<> P GPIOD N<> P GPIOE M<> P GPIOF L<> P GPIOG K<> P GPIOH J<> P GPIOI I<> P GPIOJ H<> P GPIOK G<> P CRC <00><> P RCC <00><> P FLASH S<>
P DMA1 <00><> P
DMA1_Stream0 <00><> P
DMA1_Stream1 <00><> P
DMA1_Stream2 <00><> P
DMA1_Stream3 <00><> P
DMA1_Stream4 <00><> P
DMA1_Stream5 <00><> P
DMA1_Stream6 <00><> P
DMA1_Stream7 <00><>
P DMA2 <00><> P
DMA2_Stream0 <00><> P
DMA2_Stream1 <00><> P
DMA2_Stream2 <00><> P
DMA2_Stream3 <00><> P
DMA2_Stream4 <00><> P
DMA2_Stream5 <00><> P
DMA2_Stream6 <00><> P
DMA2_Stream7 <00><> P ETH <00><> P DMA2D y<>
P DCMI <00><>
P CRYP <00><>
P HASH <00><> P HASH_DIGEST r<> P RNG <00><> P FSMC_Bank1 <00><> P FSMC_Bank1E ;<3B> P FSMC_Bank2 <00><> P FSMC_Bank3 <00><> P FSMC_Bank4 <> P DBGMCU
<0A> P ADC_SR_AWD <00><> P ADC_SR_EOC <00><> P ADC_SR_JEOC i<> P
ADC_SR_JSTRT <00><> P ADC_SR_STRT =<3D> P ADC_SR_OVR <00><> P ADC_CR1_AWDCH <00><> P ADC_CR1_AWDCH_0 k<> P ADC_CR1_AWDCH_1 j<> P ADC_CR1_AWDCH_2 i<> P ADC_CR1_AWDCH_3 h<> P ADC_CR1_AWDCH_4 g<> P ADC_CR1_EOCIE <00> P ADC_CR1_AWDIE <00><> P ADC_CR1_JEOCIE <00><> P
ADC_CR1_SCAN B<> P ADC_CR1_AWDSGL <00><> P ADC_CR1_JAUTO <00><> P ADC_CR1_DISCEN <00><> P ADC_CR1_JDISCEN a<> P ADC_CR1_DISCNUM N<> P ADC_CR1_DISCNUM_0 <00><> P ADC_CR1_DISCNUM_1 <00><> P ADC_CR1_DISCNUM_2 <00><> P ADC_CR1_JAWDEN <00><> P ADC_CR1_AWDEN <00><> P ADC_CR1_RES <> P ADC_CR1_RES_0 <00><> P ADC_CR1_RES_1 <00><> P ADC_CR1_OVRIE <00><> P
ADC_CR2_ADON D<> P
ADC_CR2_CONT 2<> P ADC_CR2_DMA <00><> P ADC_CR2_DDS <00><> P
ADC_CR2_EOCS <<3C> P ADC_CR2_ALIGN <00><> P ADC_CR2_JEXTSEL A<> P ADC_CR2_JEXTSEL_0 <00><> P ADC_CR2_JEXTSEL_1 <00><> P ADC_CR2_JEXTSEL_2 <00><> P ADC_CR2_JEXTSEL_3 <00><> P ADC_CR2_JEXTEN <00><> P ADC_CR2_JEXTEN_0 <01> P ADC_CR2_JEXTEN_1 <00> P ADC_CR2_JSWSTART <00><> P ADC_CR2_EXTSEL <00><> P ADC_CR2_EXTSEL_0 <00><> P ADC_CR2_EXTSEL_1 <00><> P ADC_CR2_EXTSEL_2 <00><> P ADC_CR2_EXTSEL_3 <00><> P ADC_CR2_EXTEN <00><> P ADC_CR2_EXTEN_0 M<> P ADC_CR2_EXTEN_1 L<> P ADC_CR2_SWSTART (<28> P ADC_SMPR1_SMP10 c<> P ADC_SMPR1_SMP10_0 <00><> P ADC_SMPR1_SMP10_1 <00><> P ADC_SMPR1_SMP10_2 <00><> P ADC_SMPR1_SMP11 b<> P ADC_SMPR1_SMP11_0 <00><> P ADC_SMPR1_SMP11_1 <00><> P ADC_SMPR1_SMP11_2 <00><> P ADC_SMPR1_SMP12 a<> P ADC_SMPR1_SMP12_0 <00><> P ADC_SMPR1_SMP12_1 <00><> P ADC_SMPR1_SMP12_2 <00><> P ADC_SMPR1_SMP13 `<60> P ADC_SMPR1_SMP13_0 <00><> P ADC_SMPR1_SMP13_1 <00><> P ADC_SMPR1_SMP13_2 <00><> P ADC_SMPR1_SMP14 _<> P ADC_SMPR1_SMP14_0 <00><> P ADC_SMPR1_SMP14_1 <00><> P ADC_SMPR1_SMP14_2 <00><> P ADC_SMPR1_SMP15 ^<5E> P ADC_SMPR1_SMP15_0 <00><> P ADC_SMPR1_SMP15_1 <00><> P ADC
|
|||
|
|
<EFBFBD> P
CAN_TI2R_IDE 0<> P CAN_TI2R_EXID <00><> P CAN_TI2R_STID <00><> P CAN_TDT2R_DLC <00><> P CAN_TDT2R_TGT <00><> P CAN_TDT2R_TIME <00><> P CAN_TDL2R_DATA0 k<> P CAN_TDL2R_DATA1 j<> P CAN_TDL2R_DATA2 i<> P CAN_TDL2R_DATA3 h<> P CAN_TDH2R_DATA4 k<> P CAN_TDH2R_DATA5 j<> P CAN_TDH2R_DATA6 i<> P CAN_TDH2R_DATA7 h<> P
CAN_RI0R_RTR <0E> P
CAN_RI0R_IDE 4<> P CAN_RI0R_EXID <00><> P CAN_RI0R_STID <00><> P CAN_RDT0R_DLC <00><> P CAN_RDT0R_FMI <00><> P CAN_RDT0R_TIME <00><> P CAN_RDL0R_DATA0 o<> P CAN_RDL0R_DATA1 n<> P CAN_RDL0R_DATA2 m<> P CAN_RDL0R_DATA3 l<> P CAN_RDH0R_DATA4 o<> P CAN_RDH0R_DATA5 n<> P CAN_RDH0R_DATA6 m<> P CAN_RDH0R_DATA7 l<> P
CAN_RI1R_RTR
<0A> P
CAN_RI1R_IDE 3<> P CAN_RI1R_EXID <00><> P CAN_RI1R_STID <00><> P CAN_RDT1R_DLC <00><> P CAN_RDT1R_FMI <00><> P CAN_RDT1R_TIME <00><> P CAN_RDL1R_DATA0 n<> P CAN_RDL1R_DATA1 m<> P CAN_RDL1R_DATA2 l<> P CAN_RDL1R_DATA3 k<> P CAN_RDH1R_DATA4 n<> P CAN_RDH1R_DATA5 m<> P CAN_RDH1R_DATA6 l<> P CAN_RDH1R_DATA7 k<> P CAN_FMR_FINIT <00><> P
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I2C_SR1_RXNE $<24> P I2C_SR1_TXE r<> P
I2C_SR1_BERR 6<> P
I2C_SR1_ARLO 3<> P I2C_SR1_AF <00><> P I2C_SR1_OVR l<> P I2C_SR1_PECERR <00><> P I2C_SR1_TIMEOUT 4<> P I2C_SR1_SMBALERT <00><> P I2C_SR2_MSL v<> P
I2C_SR2_BUSY <1D> P I2C_SR2_TRA {<7B> P I2C_SR2_GENCALL d<> P I2C_SR2_SMBDEFAULT m<> P I2C_SR2_SMBHOST :<3A> P I2C_SR2_DUALF <00><> P I2C_SR2_PEC <00><> P I2C_CCR_CCR <00><> P
I2C_CCR_DUTY <19> P I2C_CCR_FS <00><> P I2C_TRISE_TRISE #<23> P
I2C_FLTR_DNF '<27> P I2C_FLTR_ANOFF <00><> P IWDG_KR_KEY F<> P IWDG_PR_PR <00><> P
IWDG_PR_PR_0 <00><> P
IWDG_PR_PR_1 <00><> P
IWDG_PR_PR_2 <00><> P IWDG_RLR_RL ><3E> P IWDG_SR_PVU ,<2C> P IWDG_SR_RVU *<2A> P LTDC_SSCR_VSH <00><> P LTDC_SSCR_HSW <00><> P LTDC_BPCR_AVBP z<> P LTDC_BPCR_AHBP <00><> P LTDC_AWCR_AAH <00><> P LTDC_AWCR_AAW <00><> P LTDC_TWCR_TOTALH <00><> P LTDC_TWCR_TOTALW <00><> P LTDC_GCR_LTDCEN 2<> P
LTDC_GCR_DBW <15> P
LTDC_GCR_DGW <10> P
LTDC_GCR_DRW <05> P LTDC_GCR_DTEN <00><> P LTDC_GCR_PCPOL p<> P LTDC_GCR_DEPOL z<> P LTDC_GCR_VSPOL Z<> P LTDC_GCR_HSPOL h<> P LTDC_SRCR_IMR <00><> P LTDC_SRCR_VBR <00><> P LTDC_BCCR_BCBLUE <00><> P LTDC_BCCR_BCGREEN <00><> P LTDC_BCCR_BCRED N<> P
LTDC_IER_LIE <14> P LTDC_IER_FUIE <00><> P LTDC_IER_TERRIE <1D> P LTDC_IER_RRIE <00><> P
LTDC_ISR_LIF <05> P LTDC_ISR_FUIF <00><> P LTDC_ISR_TERRIF <0E> P LTDC_ISR_RRIF <00><> P LTDC_ICR_CLIF <00><> P LTDC_ICR_CFUIF <> P LTDC_ICR_CTERRIF <00><> P LTDC_ICR_CRRIF v<> P LTDC_LIPCR_LIPOS <00><> P LTDC_CPSR_CYPOS <02> P LTDC_CPSR_CXPOS <03> P LTDC_CDSR_VDES l<> P LTDC_CDSR_HDES z<> P LTDC_CDSR_VSYNCS <00><> P LTDC_CDSR_HSYNCS <00><> P LTDC_LxCR_LEN <00><> P LTDC_LxCR_COLKEN <00><> P LTDC_LxCR_CLUTEN <00><> P LTDC_LxWHPCR_WHSTPOS ><3E> P LTDC_LxWHPCR_WHSPPOS B<> P LTDC_LxWVPCR_WVSTPOS "<22> P LTDC_LxWVPCR_WVSPPOS &<26> P LTDC_LxCKCR_CKBLUE %<25> P LTDC_LxCKCR_CKGREEN <00><> P LTDC_LxCKCR_CKRED t<> P LTDC_LxPFCR_PF E<> P LTDC_LxCACR_CONSTA <1D> P LTDC_LxDCCR_DCBLUE 3<> P LTDC_LxDCCR_DCGREEN <00><> P LTDC_LxDCCR_DCRED <00><> P LTDC_LxDCCR_DCALPHA <00><> P LTDC_LxBFCR_BF2 -<2D> P LTDC_LxBFCR_BF1 .<2E> P LTDC_LxCFBAR_CFBADD
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<EFBFBD> P LTDC_LxCFBLR_CFBLL 2<> P LTDC_LxCFBLR_CFBP |<7C> P LTDC_LxCFBLNR_CFBLNBR H<> P LTDC_LxCLUTWR_BLUE <00><> P LTDC_LxCLUTWR_GREEN <00><> P LTDC_LxCLUTWR_RED D<> P LTDC_LxCLUTWR_CLUTADD <16> P PWR_CR_LPDS 6<> P PWR_CR_PDDS ><3E> P PWR_CR_CWUF 4<> P PWR_CR_CSBF K<> P PWR_CR_PVDE :<3A> P PWR_CR_PLS |<7C> P
PWR_CR_PLS_0 <00><> P
PWR_CR_PLS_1 <00><> P
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PWR_CR_LPUDS <00><> P
PWR_CR_MRUDS <00><> P PWR_CR_LPLVDS <00><> P PWR_CR_MRLVDS <00><> P PWR_CR_ADCDC1 <00><> P PWR_CR_VOS s<> P
PWR_CR_VOS_0 <00><> P
PWR_CR_VOS_1 <00><> P PWR_CR_ODEN C<> P PWR_CR_ODSWEN <00><> P PWR_CR_UDEN =<3D> P PWR_CR_UDEN_0 <00><> P PWR_CR_UDEN_1 <00><> P
PWR_CR_FMSSR <00><> P
PWR_CR_FISSR <00><> P
PWR_CR_PMODE <00><> P PWR_CSR_WUF $<24> P PWR_CSR_SBF ;<3B> P
PWR_CSR_PVDO <00><> P PWR_CSR_BRR 0<> P
PWR_CSR_EWUP <00><> P PWR_CSR_BRE =<3D> P PWR_CSR_VOSRDY )<29> P PWR_CSR_ODRDY <00><> P PWR_CSR_ODSWRDY <00><> P PWR_CSR_UDSWRDY <00><> P PWR_CSR_REGRDY C<> P
RCC_CR_HSION <07> P RCC_CR_HSIRDY <00><> P RCC_CR_HSITRIM d<> P RCC_CR_HSITRIM_0 <00><> P RCC_CR_HSITRIM_1 <00><> P RCC_CR_HSITRIM_2 <00><> P RCC_CR_HSITRIM_3 <00><> P RCC_CR_HSITRIM_4 <00><> P RCC_CR_HSICAL <00><> P RCC_CR_HSICAL_0 ?<3F> P RCC_CR_HSICAL_1 ><3E> P RCC_CR_HSICAL_2 =<3D> P RCC_CR_HSICAL_3 <<3C> P RCC_CR_HSICAL_4 ;<3B> P RCC_CR_HSICAL_5 :<3A> P RCC_CR_HSICAL_6 9<> P RCC_CR_HSICAL_7 8<> P
RCC_CR_HSEON <0B> P RCC_CR_HSERDY <00><> P RCC_CR_HSEBYP <00><> P
RCC_CR_CSSON <02> P
RCC_CR_PLLON <03> P RCC_CR_PLLRDY <00><> P RCC_CR_PLLI2SON /<2F> P RCC_CR_PLLI2SRDY <00><> P RCC_CR_PLLSAION <20> P RCC_CR_PLLSAIRDY <00><> P RCC_PLLCFGR_PLLM <00><> P RCC_PLLCFGR_PLLM_0 C<> P RCC_PLLCFGR_PLLM_1 B<> P RCC_PLLCFGR_PLLM_2 A<> P RCC_PLLCFGR_PLLM_3 @<40> P RCC_PLLCFGR_PLLM_4 ?<3F> P RCC_PLLCFGR_PLLM_5 ><3E> P RCC_PLLCFGR_PLLN <00><> P RCC_PLLCFGR_PLLN_0 B<> P RCC_PLLCFGR_PLLN_1 A<> P RCC_PLLCFGR_PLLN_2 @<40> P RCC_PLLCFGR_PLLN_3 ?<3F> P RCC_PLLCFGR_PLLN_4 ><3E> P RCC_PLLCFGR_PLLN_5 =<3D> P RCC_PLLCFGR_PLLN_6 <<3C> P RCC_PLLCFGR_PLLN_7 ;<3B> P RCC_PLLCFGR_PLLN_8 :<3A> P RCC_PLLCFGR_PLLP <00><> P RCC_PLLCFGR_PLLP_0 @<40> P RCC_PLLCFGR_PLLP_1 ?<3F> P RCC_PLLCFGR_PLLSRC 7<> P RCC_PLLCFGR_PLLSRC_HSE <00><> P RCC_PLLCFGR_PLLSRC_HSI <00><> P RCC_PLLCFGR_PLLQ <00><> P RCC_PLLCFGR_PLLQ_0 ?<3F> P RCC_PLLCFGR_PLLQ_1 ><3E> P RCC_PLLCFGR_PLLQ_2 =<3D> P RCC_PLLCFGR_PLLQ_3 <<3C> P RCC_CFGR_SW S<> P RCC_CFGR_SW_0 <00><> P RCC_CFGR_SW_1 <00><> P RCC_CFGR_SW_HSI <08> P RCC_CFGR_SW_HSE <0C> P RCC_CFGR_SW_PLL <04> P
RCC_CFGR_SWS <00><> P RCC_CFGR_SWS_0 k<> P RCC_CFGR_SWS_1 j<> P RCC_CFGR_SWS_HSI <00><> P RCC_CFGR_SWS_HSE <00><> P RCC_CFGR_SWS_PLL <00><> P RCC_CFGR_HPRE <00><> P RCC_CFGR_HPRE_0 7<> P RCC_CFGR_HPRE_1 6<> P RCC_CFGR_HPRE_2 5<> P RCC_CFGR_HPRE_3 4<> P RCC_CFGR_HPRE_DIV1 M<> P RCC_CFGR_HPRE_DIV2 L<> P RCC_CFGR_HPRE_DIV4 J<> P RCC_CFGR_HPRE_DIV8 F<> P RCC_CFGR_HPRE_DIV16 <15> P RCC_CFGR_HPRE_DIV64 <12> P RCC_CFGR_HPRE_DIV128 <00><> P RCC_CFGR_HPRE_DIV256 <00><> P RCC_CFGR_HPRE_DIV512 <00><> P RCC_CFGR_PPRE1 <00><> P RCC_CFGR_PPRE1_0 <00><> P RCC_CFGR_PPRE1_1 <00><> P RCC_CFGR_PPRE1_2 <00><> P RCC_CFGR_PPRE1_DIV1 <12> P RCC_CFGR_PPRE1_DIV2 <11> P RCC_CFGR_PPRE1_DIV4 <0F> P RCC_CFGR_PPRE1_DIV8 <0B> P RCC_CFGR_PPRE1_DIV16 <00><> P RCC_CFGR_PPRE2 <00><> P RCC_CFGR_PPRE2_0 <00><> P RCC_CFGR_PPRE2_1 <00><> P RCC_CFGR_PPRE2_2 <00><> P RCC_CFGR_PPRE2_DIV1 <11> P RCC_CFGR_PPRE2_DIV2 <10> P RCC_CFGR_PPRE2_DIV4 <0E> P
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<EFBFBD> P RCC_CFGR_PPRE2_DIV16 <00><> P RCC_CFGR_RTCPRE %<25> P RCC_CFGR_RTCPRE_0 <00><> P RCC_CFGR_RTCPRE_1 <00><> P RCC_CFGR_RTCPRE_2 <00><> P RCC_CFGR_RTCPRE_3 <00><> P RCC_CFGR_RTCPRE_4 <00><> P RCC_CFGR_MCO1 <00><> P RCC_CFGR_MCO1_0 V<> P RCC_CFGR_MCO1_1 U<> P RCC_CFGR_I2SSRC ?<3F> P RCC_CFGR_MCO1PRE <00><> P RCC_CFGR_MCO1PRE_0 i<> P RCC_CFGR_MCO1PRE_1 h<> P RCC_CFGR_MCO1PRE_2 g<> P RCC_CFGR_MCO2PRE <00><> P RCC_CFGR_MCO2PRE_0 h<> P RCC_CFGR_MCO2PRE_1 g<> P RCC_CFGR_MCO2PRE_2 f<> P RCC_CFGR_MCO2 <00><> P RCC_CFGR_MCO2_0 U<> P RCC_CFGR_MCO2_1 T<> P RCC_CIR_LSIRDYF <1C> P RCC_CIR_LSERDYF <20> P RCC_CIR_HSIRDYF <20> P RCC_CIR_HSERDYF $<24> P RCC_CIR_PLLRDYF <1C> P RCC_CIR_PLLI2SRDYF H<> P RCC_CIR_PLLSAIRDYF 9<> P
RCC_CIR_CSSF <10> P RCC_CIR_LSIRDYIE <00><> P RCC_CIR_LSERDYIE <00><> P RCC_CIR_HSIRDYIE <00><> P RCC_CIR_HSERDYIE <00><> P RCC_CIR_PLLRDYIE <00><> P RCC_CIR_PLLI2SRDYIE <00><> P RCC_CIR_PLLSAIRDYIE <00><> P RCC_CIR_LSIRDYC <1F> P RCC_CIR_LSERDYC #<23> P RCC_CIR_HSIRDYC #<23> P RCC_CIR_HSERDYC '<27> P RCC_CIR_PLLRDYC <1F> P RCC_CIR_PLLI2SRDYC K<> P RCC_CIR_PLLSAIRDYC <<3C> P
RCC_CIR_CSSC <13> P RCC_AHB1RSTR_GPIOARST [<5B> P RCC_AHB1RSTR_GPIOBRST Z<> P RCC_AHB1RSTR_GPIOCRST Y<> P RCC_AHB1RSTR_GPIODRST X<> P RCC_AHB1RSTR_GPIOERST W<> P RCC_AHB1RSTR_GPIOFRST V<> P RCC_AHB1RSTR_GPIOGRST U<> P RCC_AHB1RSTR_GPIOHRST T<> P RCC_AHB1RSTR_GPIOIRST S<> P RCC_AHB1RSTR_GPIOJRST R<> P RCC_AHB1RSTR_GPIOKRST Q<> P RCC_AHB1RSTR_CRCRST <00><> P RCC_AHB1RSTR_DMA1RST <00><> P RCC_AHB1RSTR_DMA2RST <00><> P RCC_AHB1RSTR_DMA2DRST <00><> P RCC_AHB1RSTR_ETHMACRST <17> P RCC_AHB1RSTR_OTGHRST <00><> P RCC_AHB2RSTR_DCMIRST <00><> P RCC_AHB2RSTR_CRYPRST <00><> P RCC_AHB2RSTR_HASHRST <00><> P RCC_AHB2RSTR_HSAHRST <00><> P RCC_AHB2RSTR_RNGRST <00><> P RCC_AHB2RSTR_OTGFSRST G<> P RCC_AHB3RSTR_FSMCRST <00><> P RCC_APB1RSTR_TIM2RST <00><> P RCC_APB1RSTR_TIM3RST <00><> P RCC_APB1RSTR_TIM4RST <00><> P RCC_APB1RSTR_TIM5RST <00><> P RCC_APB1RSTR_TIM6RST <00><> P RCC_APB1RSTR_TIM7RST <00><> P RCC_APB1RSTR_TIM12RST v<> P RCC_APB1RSTR_TIM13RST u<> P RCC_APB1RSTR_TIM14RST t<> P RCC_APB1RSTR_WWDGRST <00><> P RCC_APB1RSTR_SPI2RST <00><> P RCC_APB1RSTR_SPI3RST <00><> P RCC_APB1RSTR_USART2RST <00> P RCC_APB1RSTR_USART3RST <00><> P RCC_APB1RSTR_UART4RST S<> P RCC_APB1RSTR_UART5RST R<> P RCC_APB1RSTR_I2C1RST <00><> P RCC_APB1RSTR_I2C2RST <00><> P RCC_APB1RSTR_I2C3RST <00><> P RCC_APB1RSTR_CAN1RST <00><> P RCC_APB1RSTR_CAN2RST <00><> P RCC_APB1RSTR_PWRRST <00><> P RCC_APB1RSTR_DACRST <00><> P RCC_APB1RSTR_UART7RST P<> P RCC_APB1RSTR_UART8RST O<> P RCC_APB2RSTR_TIM1RST <00><> P RCC_APB2RSTR_TIM8RST <00><> P RCC_APB2RSTR_USART1RST <00> P RCC_APB2RSTR_USART6RST <00><> P RCC_APB2RSTR_ADCRST <00><> P RCC_APB2RSTR_SDIORST <00><> P RCC_APB2RSTR_SPI1RST <00><> P RCC_APB2RSTR_SPI4RST <00><> P RCC_APB2RSTR_SYSCFGRST <00><> P RCC_APB2RSTR_TIM9RST <00><> P RCC_APB2RSTR_TIM10RST w<> P RCC_APB2RSTR_TIM11RST v<> P RCC_APB2RSTR_SPI5RST <00><> P RCC_APB2RSTR_SPI6RST <00><> P RCC_APB2RSTR_SAI1RST <00><> P RCC_APB2RSTR_LTDCRST <00><> P RCC_APB2RSTR_SPI1 <00><> P RCC_AHB1ENR_GPIOAEN +<2B> P RCC_AHB1ENR_GPIOBEN *<2A> P RCC_AHB1ENR_GPIOCEN )<29> P RCC_AHB1ENR_GPIODEN (<28> P RCC_AHB1ENR_GPIOEEN '<27> P RCC_AHB1ENR_GPIOFEN &<26> P RCC_AHB1ENR_GPIOGEN %<25> P RCC_AHB1ENR_GPIOHEN $<24> P RCC_AHB1ENR_GPIOIEN #<23> P RCC_AHB1ENR_GPIOJEN "<22> P RCC_AHB1ENR_GPIOKEN !<21> P RCC_AHB1ENR_CRCEN <00><> P RCC_AHB1ENR_BKPSRAMEN <00><>! P RCC_AHB1ENR_CCMDATARAMEN <00><> P RCC_AHB1ENR_DMA1EN <00><> P RCC_AHB1ENR_DMA2EN <00><> P RCC_AHB1ENR_DMA2DEN S<> P RCC_AHB1ENR_ETHMACEN <00><> P RCC_AHB1ENR_ETHMACTXEN 7<> P RCC_AHB1ENR_ETHMACRXEN 9<> P RCC_AHB1ENR_ETHMACPTPEN <00><> P RCC_AHB1ENR_OTGHS
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RNG_CR_IE <00><> P RNG_SR_DRDY 8<> P RNG_SR_CECS M<> P RNG_SR_SECS =<3D> P RNG_SR_CEIS G<> P RNG_SR_SEIS 7<> P
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RTC_TR_PM <00><> P
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RTC_TR_HT <00><> P RTC_TR_HT_0 =<3D> P RTC_TR_HT_1 <<3C> P
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RTC_TR_HU <00><> P RTC_TR_HU_0 <<3C> P RTC_TR_HU_1 ;<3B> P RTC_TR_HU_2 :<3A> P RTC_TR_HU_3 9<> P RTC_TR_MNT {<7B> P
RTC_TR_MNT_0 <00><> P
RTC_TR_MNT_1 <00><> P
RTC_TR_MNT_2 <00><> P RTC_TR_MNU z<> P
RTC_TR_MNU_0 <00><> P
RTC_TR_MNU_1 <00><> P
RTC_TR_MNU_2 <00><> P
RTC_TR_MNU_3 <00><> P
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RTC_TR_ST <00><> P RTC_TR_ST_0 2<> P RTC_TR_ST_1 1<> P RTC_TR_ST_2 0<> P
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RTC_TR_SU <00><> P RTC_TR_SU_0 1<> P RTC_TR_SU_1 0<> P RTC_TR_SU_2 /<2F> P RTC_TR_SU_3 .<2E> P
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RTC_DR_YT <00><> P RTC_DR_YT_0 <<3C> P RTC_DR_YT_1 ;<3B> P RTC_DR_YT_2 :<3A> P RTC_DR_YT_3 9<> P
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RTC_DR_YU <00><> P RTC_DR_YU_0 ;<3B> P RTC_DR_YU_1 :<3A> P RTC_DR_YU_2 9<> P RTC_DR_YU_3 8<> P RTC_DR_WDU <00><> P
RTC_DR_WDU_0 <00><> P
RTC_DR_WDU_1 <00><> P
RTC_DR_WDU_2 <00><> P
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RTC_DR_MT <00><> P
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RTC_DR_MU <00><> P RTC_DR_MU_0 G<> P RTC_DR_MU_1 F<> P RTC_DR_MU_2 E<> P RTC_DR_MU_3 D<> P
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RTC_DR_DT <00><> P RTC_DR_DT_0 Q<> P RTC_DR_DT_1 P<> P
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RTC_DR_DU <00><> P RTC_DR_DU_0 P<> P RTC_DR_DU_1 O<> P RTC_DR_DU_2 N<> P RTC_DR_DU_3 M<> P RTC_CR_COE <00><> P RTC_CR_OSEL F<> P RTC_CR_OSEL_0 <00><> P RTC_CR_OSEL_1 <00><> P RTC_CR_POL <00><> P
RTC_CR_COSEL <01> P RTC_CR_BCK <00><> P
RTC_CR_SUB1H <14> P
RTC_CR_ADD1H 5<> P RTC_CR_TSIE D<> P
RTC_CR_WUTIE <00><> P RTC_CR_ALRBIE <00><> P RTC_CR_ALRAIE <00><> P RTC_CR_TSE <00><> P RTC_CR_WUTE 4<> P
RTC_CR_ALRBE <11> P
RTC_CR_ALRAE <12> P RTC_CR_DCE <00><> P RTC_CR_FMT <00><> P RTC_CR_BYPSHAD h<> P RTC_CR_REFCKON k<> P RTC_CR_TSEDGE <00><> P RTC_CR_WUCKSEL U<> P RTC_CR_WUCKSEL_0 <00><> P RTC_CR_WUCKSEL_1 <00><> P RTC_CR_WUCKSEL_2 <00><> P RTC_ISR_RECALPF <1B> P RTC_ISR_TAMP1F q<> P RTC_ISR_TSOVF <00><> P RTC_ISR_TSF 3<> P
RTC_ISR_WUTF <00><> P RTC_ISR_ALRBF <00><> P RTC_ISR_ALRAF <00><> P
RTC_ISR_INIT <00><> P RTC_ISR_INITF <00><> P RTC_ISR_RSF 5<> P RTC_ISR_INITS <00><> P
RTC_ISR_SHPF <00><> P RTC_ISR_WUTWF <> P RTC_ISR_ALRBWF \<5C> P RTC_ISR_ALRAWF ]<5D> P RTC_PRER_PREDIV_A _<> P RTC_PRER_PREDIV_S M<> P
RTC_WUTR_WUT <00><> P RTC_CALIBR_DCS <00><> P RTC_CALIBR_DC <00><> P RTC_ALRMAR_MSK4 (<28> P RTC_ALRMAR_WDSEL <00><> P RTC_ALRMAR_DT <00><> P RTC_ALRMAR_DT_0 <20> P RTC_ALRMAR_DT_1 <1F> P RTC_ALRMAR_DU <00><> P RTC_ALRMAR_DU_0 <1F> P RTC_ALRMAR_DU_1 <1E> P RTC_ALRMAR_DU_2 <1D> P RTC_ALRMAR_DU_3 <1C> P RTC_ALRMAR_MSK3 )<29> P RTC_ALRMAR_PM <00><> P RTC_ALRMAR_HT <00><> P RTC_ALRMAR_HT_0 <1C> P RTC_ALRMAR_HT_1 <1B> P RTC_ALRMAR_HU <00><> P RTC_ALRMAR_HU_0 <1B> P RTC_ALRMAR_HU_1 <1A> P RTC_ALRMAR_HU_2 <19> P RTC_ALRMAR_HU_3 <18> P RTC_ALRMAR_MSK2 *<2A> P RTC_ALRMAR_MNT Z<> P RTC_ALRMAR_MNT_0 <00><> P RTC_ALRMAR_MNT_1 <00><> P RTC_ALRMAR_MNT_2 <00><> P RTC_ALRMAR_MNU Y<> P RTC_ALRMAR_MNU_0 <00><> P RTC_ALRMAR_MNU_1 <00><> P RTC_ALRMAR_MNU_2 <00><> P RTC_ALRMAR_MNU_3 <00><> P RTC_ALRMAR_MSK1 +<2B> P RTC_ALRMAR_ST <00><> P RTC_ALRMAR_ST_0 <11> P RTC_ALRMAR_ST_1 <10> P RTC_ALRMAR_ST_2 <0F> P RTC_ALRMAR_SU <00><> P RTC_ALRMAR_SU_0 <10> P RTC_ALRMAR_SU_1 <0F> P RTC_ALRMAR_SU_2 <0E> P RTC_ALRMAR_SU_3
<0A> P RTC_ALRMBR_MSK4 '<27> P RTC_ALRMBR_WDSEL <00><> P RTC_ALRMBR_DT <00><> P RTC_ALRMBR_DT_0 <1F> P RTC_ALRMBR_DT_1 <1E> P RTC_ALRMBR_DU <00><> P RTC_ALRMBR_DU_0 <1E> P RTC_ALRMBR_DU_1 <1D> P RTC_ALRMBR_DU_2 <1C> P RTC_ALRMBR_DU_3 <1B> P RTC_ALRMBR_MSK3 (<28> P RTC_ALRMBR_PM <00><> P RTC_ALRMBR_HT <00><> P RTC_ALRMBR_HT_0 <1B> P RTC_ALRMBR_HT_1 <1A> P RTC_ALRMBR_HU <00><> P RTC_ALRMBR_HU_0 <1A> P RTC_ALRMBR_HU_1 <19> P RTC_ALRMBR_HU_2 <18> P RTC_ALRMBR_HU_3 <17> P RTC_ALRMBR_MSK2 )<29> P RTC_ALRMBR_MNT Y<> P RTC_ALRMBR_MNT_0 <00><> P RTC_ALRMBR_MNT_1 <00><> P RTC_ALRMBR_MNT_2 <00><> P RTC_ALRMBR_MNU X<> P RTC_ALRMBR_MNU_0 <00><> P RTC_ALRMBR_MNU_1 <00><> P RTC_ALRMBR_MNU_2 <00><> P RTC_ALRMBR_MNU_3 <00><> P RTC_ALRMBR_MSK1 *<2A> P RTC_ALRMBR_ST <00><> P RTC_ALRMBR_ST_0 <10> P RTC_ALRMBR_ST_1 <0F> P RTC_ALRMBR_ST_2 <0E> P RTC_ALRMBR_SU <00><> P RTC_ALRMBR_SU_0 <0F> P RTC_ALRMBR_SU_1 <0E> P RTC_ALRMBR_SU_2
<0A> P RTC_ALRMBR_SU_3 <0C> P RTC_WPR_KEY ,<2C> P RTC_SSR_SS r<> P RTC_SHIFTR_SUBFS <00><> P RTC_SHIFTR_ADD1S <00><> P RTC_TSTR_PM $<24> P RTC_TSTR_HT %<25> P RTC_TSTR_HT_0 <00><> P RTC_TSTR_HT_1 <00><> P RTC_TSTR_HU $<24> P RTC_TSTR_HU_0 <00><> P RTC_TSTR_HU_1 <00><> P RTC_TSTR_HU_2 <00><> P RTC_TSTR_HU_3 <00><> P
RTC_TSTR_MNT <00><> P RTC_TSTR_MNT_0 =<3D> P RTC_TSTR_MNT_1 <<3C> P RTC_TSTR_MNT_2 ;<3B> P
RTC_TSTR_MNU <00><> P RTC_TSTR_MNU_0 <<3C> P RTC_TSTR_MNU_1 ;<3B> P RTC_TSTR_MNU_2 :<3A> P RTC_TSTR_MNU_3 9<> P RTC_TSTR_ST <1A> P RTC_TSTR_ST_0 <00><> P RTC_TSTR_ST_1 <00><> P RTC_TSTR_ST_2 <00><> P RTC_TSTR_SU <19> P RTC_TSTR_SU_0 <00><> P RTC_
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RTC_BKP0R <12> P
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RTC_BKP1R <11> P
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RTC_BKP2R <10> P
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RTC_BKP3R <0F> P
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RTC_BKP4R <0E> P
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RTC_BKP5R
<0A> P
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RTC_BKP6R <0C> P
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RTC_BKP7R <0B> P
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RTC_BKP8R
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<EFBFBD> P
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RTC_BKP9R <09> P RTC_BKP10R <00><> P RTC_BKP11R <00><> P RTC_BKP12R <00><> P RTC_BKP13R <00><> P RTC_BKP14R <00><> P RTC_BKP15R <00><> P RTC_BKP16R <00><> P RTC_BKP17R <00><> P RTC_BKP18R <00><> P RTC_BKP19R <00><> P SAI_GCR_SYNCIN d<> P SAI_GCR_SYNCIN_0 <00><> P SAI_GCR_SYNCIN_1 <00><> P SAI_GCR_SYNCOUT <01> P SAI_GCR_SYNCOUT_0 n<> P SAI_GCR_SYNCOUT_1 m<> P SAI_xCR1_MODE <00><> P SAI_xCR1_MODE_0 <20> P SAI_xCR1_MODE_1 <1F> P SAI_xCR1_PRTCFG <0E> P SAI_xCR1_PRTCFG_0 {<7B> P SAI_xCR1_PRTCFG_1 z<> P SAI_xCR1_DS E<> P SAI_xCR1_DS_0 <00><> P SAI_xCR1_DS_1 <00><> P SAI_xCR1_DS_2 <00><> P SAI_xCR1_LSBFIRST g<> P SAI_xCR1_CKSTR O<> P SAI_xCR1_SYNCEN <04> P SAI_xCR1_SYNCEN_0 q<> P SAI_xCR1_SYNCEN_1 p<> P SAI_xCR1_MONO <00><> P SAI_xCR1_OUTDRIV <00><> P SAI_xCR1_SAIEN f<> P SAI_xCR1_DMAEN q<> P SAI_xCR1_NODIV V<> P SAI_xCR1_MCKDIV <16> P SAI_xCR1_MCKDIV_0 <00><> P SAI_xCR1_MCKDIV_1 <00><> P SAI_xCR1_MCKDIV_2 <00><> P SAI_xCR1_MCKDIV_3 <00><> P
SAI_xCR2_FTH <00><> P SAI_xCR2_FTH_0 d<> P SAI_xCR2_FTH_1 c<> P SAI_xCR2_FFLUSH <0B> P SAI_xCR2_TRIS <00><> P SAI_xCR2_MUTE <00><> P SAI_xCR2_MUTEVAL <00><> P SAI_xCR2_MUTECNT <00><> P SAI_xCR2_MUTECNT_0 <1E> P SAI_xCR2_MUTECNT_1 <1D> P SAI_xCR2_MUTECNT_2 <1C> P SAI_xCR2_MUTECNT_3 <1B> P SAI_xCR2_MUTECNT_4 <1A> P SAI_xCR2_MUTECNT_5 <19> P
SAI_xCR2_CPL <00><> P SAI_xCR2_COMP <00><> P SAI_xCR2_COMP_0 <15> P SAI_xCR2_COMP_1 <14> P SAI_xFRCR_FRL <00><> P SAI_xFRCR_FRL_0 <00><> P SAI_xFRCR_FRL_1 <00><> P SAI_xFRCR_FRL_2 <00><> P SAI_xFRCR_FRL_3 <00><> P SAI_xFRCR_FRL_4 <00><> P SAI_xFRCR_FRL_5 <00><> P SAI_xFRCR_FRL_6 <00><> P SAI_xFRCR_FRL_7 <00><> P SAI_xFRCR_FSALL <00><> P SAI_xFRCR_FSALL_0 h<> P SAI_xFRCR_FSALL_1 g<> P SAI_xFRCR_FSALL_2 f<> P SAI_xFRCR_FSALL_3 e<> P SAI_xFRCR_FSALL_4 d<> P SAI_xFRCR_FSALL_5 c<> P SAI_xFRCR_FSALL_6 b<> P SAI_xFRCR_FSDEF <05> P SAI_xFRCR_FSPO 7<> P SAI_xFRCR_FSOFF <00><> P SAI_xSLOTR_FBOFF <00><> P SAI_xSLOTR_FBOFF_0 <0E> P SAI_xSLOTR_FBOFF_1
<0A> P SAI_xSLOTR_FBOFF_2 <0C> P SAI_xSLOTR_FBOFF_3 <0B> P SAI_xSLOTR_FBOFF_4
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<EFBFBD> P SAI_xSLOTR_SLOTSZ <13> P SAI_xSLOTR_SLOTSZ_0 <00><> P SAI_xSLOTR_SLOTSZ_1 <> P SAI_xSLOTR_NBSLOT 0<> P SAI_xSLOTR_NBSLOT_0 <00><> P SAI_xSLOTR_NBSLOT_1 <00><> P SAI_xSLOTR_NBSLOT_2 <00><> P SAI_xSLOTR_NBSLOT_3 <00><> P SAI_xSLOTR_SLOTEN -<2D> P SAI_xIMR_OVRUDRIE ><3E> P SAI_xIMR_MUTEDETIE <06> P SAI_xIMR_WCKCFGIE k<> P SAI_xIMR_FREQIE <00><> P SAI_xIMR_CNRDYIE <00><> P SAI_xIMR_AFSDETIE i<> P SAI_xIMR_LFSDETIE ^<5E> P SAI_xSR_OVRUDR <15> P SAI_xSR_MUTEDET <00><> P SAI_xSR_WCKCFG B<> P
SAI_xSR_FREQ <00><> P SAI_xSR_CNRDY y<> P SAI_xSR_AFSDET @<40> P SAI_xSR_LFSDET 5<> P
SAI_xSR_FLVL <00><> P SAI_xSR_FLVL_0 4<> P SAI_xSR_FLVL_1 3<> P SAI_xSR_FLVL_2 2<> P SAI_xCLRFR_COVRUDR <00><> P SAI_xCLRFR_CMUTEDET <00><> P SAI_xCLRFR_CWCKCFG #<23> P SAI_xCLRFR_CFREQ <00><> P SAI_xCLRFR_CCNRDY Z<> P SAI_xCLRFR_CAFSDET !<21> P SAI_xCLRFR_CLFSDET <16> P
SAI_xDR_DATA <00><> P SDIO_POWER_PWRCTRL <00><> P SDIO_POWER_PWRCTRL_0 l<> P SDIO_POWER_PWRCTRL_1 k<> P SDIO_CLKCR_CLKDIV <00><> P SDIO_CLKCR_CLKEN <00><> P SDIO_CLKCR_PWRSAV j<> P SDIO_CLKCR_BYPASS {<7B> P SDIO_CLKCR_WIDBUS <> P SDIO_CLKCR_WIDBUS_0 <00><> P SDIO_CLKCR_WIDBUS_1 <00><> P SDIO_CLKCR_NEGEDGE \<5C> P SDIO_CLKCR_HWFC_EN 1<> P SDIO_ARG_CMDARG 8<> P SDIO_CMD_CMDINDEX <00><> P SDIO_CMD_WAITRESP y<> P SDIO_CMD_WAITRESP_0 <00><> P SDIO_CMD_WAITRESP_1 <00><> P SDIO_CMD_WAITINT <00><> P SDIO_CMD_WAITPEND <00><> P SDIO_CMD_CPSMEN &<26> P SDIO_CMD_SDIOSUSPEND <00><> P SDIO_CMD_ENCMDCOMPL <02> P SDIO_CMD_NIEN <00><> P SDIO_CMD_CEATACMD <00><> P SDIO_RESPCMD_RESPCMD <00><> P SDIO_RESP0_CARDSTATUS0 <1A> P SDIO_RESP1_CARDSTATUS1 <18> P SDIO_RESP2_CARDSTATUS2 <16> P SDIO_RESP3_CARDSTATUS3 <14> P SDIO_RESP4_CARDSTATUS4 <12> P SDIO_DTIMER_DATATIME <00><> P SDIO_DLEN_DATALENGTH <00><> P SDIO_DCTRL_DTEN <1C> P SDIO_DCTRL_DTDIR <00><> P SDIO_DCTRL_DTMODE <00><> P SDIO_DCTRL_DMAEN <00><> P SDIO_DCTRL_DBLOCKSIZE Q<> P SDIO_DCTRL_DBLOCKSIZE_0 <00><> P SDIO_DCTRL_DBLOCKSIZE_1 <00><> P SDIO_DCTRL_DBLOCKSIZE_2 <00><> P SDIO_DCTRL_DBLOCKSIZE_3 <00><> P SDIO_DCTRL_RWSTART
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<EFBFBD> P SDIO_DCTRL_RWSTOP T<> P SDIO_DCTRL_RWMOD <00><> P SDIO_DCTRL_SDIOEN <00><> P SDIO_DCOUNT_DATACOUNT D<> P SDIO_STA_CCRCFAIL <00><> P SDIO_STA_DCRCFAIL <00><> P SDIO_STA_CTIMEOUT j<> P SDIO_STA_DTIMEOUT i<> P SDIO_STA_TXUNDERR X<> P SDIO_STA_RXOVERR <00><> P SDIO_STA_CMDREND <00><> P SDIO_STA_CMDSENT <00><> P SDIO_STA_DATAEND <00><> P SDIO_STA_STBITERR e<> P SDIO_STA_DBCKEND <00><> P SDIO_STA_CMDACT ,<2C> P SDIO_STA_TXACT V<> P SDIO_STA_RXACT X<> P SDIO_STA_TXFIFOHE w<> P SDIO_STA_RXFIFOHF x<> P SDIO_STA_TXFIFOF <00><> P SDIO_STA_RXFIFOF <00><> P SDIO_STA_TXFIFOE <00><> P SDIO_STA_RXFIFOE <00><> P SDIO_STA_TXDAVL <05> P SDIO_STA_RXDAVL <07> P SDIO_STA_SDIOIT <0C> P SDIO_STA_CEATAEND <00><> P SDIO_ICR_CCRCFAILC b<> P SDIO_ICR_DCRCFAILC a<> P SDIO_ICR_CTIMEOUTC /<2F> P SDIO_ICR_DTIMEOUTC .<2E> P SDIO_ICR_TXUNDERRC <1D> P SDIO_ICR_RXOVERRC c<> P SDIO_ICR_CMDRENDC <00><> P SDIO_ICR_CMDSENTC <00><> P SDIO_ICR_DATAENDC <00><> P SDIO_ICR_STBITERRC *<2A> P SDIO_ICR_DBCKENDC <00><> P SDIO_ICR_SDIOITC <00><> P SDIO_ICR_CEATAENDC d<> P SDIO_MASK_CCRCFAILIE <00><> P SDIO_MASK_DCRCFAILIE <00><> P SDIO_MASK_CTIMEOUTIE <00><> P SDIO_MASK_DTIMEOUTIE <00><> P SDIO_MASK_TXUNDERRIE <00><> P SDIO_MASK_RXOVERRIE <00><> P SDIO_MASK_CMDRENDIE <01> P SDIO_MASK_CMDSENTIE <00><> P SDIO_MASK_DATAENDIE
<0A> P SDIO_MASK_STBITERRIE <00><> P SDIO_MASK_DBCKENDIE <13> P SDIO_MASK_CMDACTIE T<> P SDIO_MASK_TXACTIE ~<7E> P SDIO_MASK_RXACTIE <00><> P SDIO_MASK_TXFIFOHEIE <00><> P SDIO_MASK_RXFIFOHFIE <00><> P SDIO_MASK_TXFIFOFIE <00><> P SDIO_MASK_RXFIFOFIE <00><> P SDIO_MASK_TXFIFOEIE <00><> P SDIO_MASK_RXFIFOEIE <00><> P SDIO_MASK_TXDAVLIE -<2D> P SDIO_MASK_RXDAVLIE /<2F> P SDIO_MASK_SDIOITIE 4<> P SDIO_MASK_CEATAENDIE <00><> P SDIO_FIFOCNT_FIFOCOUNT <00><> P SDIO_FIFO_FIFODATA X<> P
SPI_CR1_CPHA '<27> P
SPI_CR1_CPOL <15> P
SPI_CR1_MSTR <00><> P SPI_CR1_BR <00><> P
SPI_CR1_BR_0 <20> P
SPI_CR1_BR_1 <1F> P
SPI_CR1_BR_2 <1E> P SPI_CR1_SPE ]<5D> P SPI_CR1_LSBFIRST <00><> P SPI_CR1_SSI V<> P SPI_CR1_SSM R<> P SPI_CR1_RXONLY S<> P SPI_CR1_DFF u<> P SPI_CR1_CRCNEXT &<26> P SPI_CR1_CRCEN <00><> P SPI_CR1_BIDIOE <00><> P SPI_CR1_BIDIMODE <00><> P SPI_CR2_RXDMAEN -<2D> P SPI_CR2_TXDMAEN +<2B> P
SPI_CR2_SSOE <08> P SPI_CR2_ERRIE <00><> P SPI_CR2_RXNEIE s<> P SPI_CR2_TXEIE <00><> P SPI_SR_RXNE )<29> P SPI_SR_TXE w<> P SPI_SR_CHSIDE <00><> P SPI_SR_UDR }<7D> P SPI_SR_CRCERR <00><> P SPI_SR_MODF @<40> P SPI_SR_OVR q<> P SPI_SR_BSY z<> P
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SPI_DR_DR <00><> P SPI_CRCPR_CRCPOLY i<> P SPI_RXCRCR_RXCRC <00><> P SPI_TXCRCR_TXCRC <00><> P SPI_I2SCFGR_CHLEN <00><> P SPI_I2SCFGR_DATLEN U<> P SPI_I2SCFGR_DATLEN_0 <00><> P SPI_I2SCFGR_DATLEN_1 <00><> P SPI_I2SCFGR_CKPOL <00><> P SPI_I2SCFGR_I2SSTD T<> P SPI_I2SCFGR_I2SSTD_0 <00><> P SPI_I2SCFGR_I2SSTD_1 <00><> P SPI_I2SCFGR_PCMSYNC <00><> P SPI_I2SCFGR_I2SCFG o<> P SPI_I2SCFGR_I2SCFG_0 <00><> P SPI_I2SCFGR_I2SCFG_1 <00><> P SPI_I2SCFGR_I2SE <00><> P SPI_I2SCFGR_I2SMOD _<> P SPI_I2SPR_I2SDIV <00><> P SPI_I2SPR_ODD <00><> P SPI_I2SPR_MCKOE $<24> P SYSCFG_MEMRMP_MEM_MODE <00><>! P SYSCFG_MEMRMP_MEM_MODE_0 N<>! P SYSCFG_MEMRMP_MEM_MODE_1 M<>! P SYSCFG_MEMRMP_MEM_MODE_2 L<> P SYSCFG_MEMRMP_FB_MODE :<3A> P SYSCFG_MEMRMP_SWP_FMC <17> P SYSCFG_MEMRMP_SWP_FMC_0 <00><> P SYSCFG_MEMRMP_SWP_FMC_1 <00><> P SYSCFG_PMC_ADCxDC2 A<> P SYSCFG_PMC_ADC1DC2 <00><> P SYSCFG_PMC_ADC2DC2 <00><> P SYSCFG_PMC_ADC3DC2 <00><> P SYSCFG_PMC_MII_RMII_SEL ~<7E> P SYSCFG_PMC_MII_RMII <00><> P SYSCFG_EXTICR1_EXTI0 <00><> P SYSCFG_EXTICR1_EXTI1 <00><> P SYSCFG_EXTICR1_EXTI2 <00><> P SYSCFG_EXTICR1_EXTI3 <00><> P SYSCFG_EXTICR1_EXTI0_PA <00><> P SYSCFG_EXTICR1_EXTI0_PB <00><> P SYSCFG_EXTICR1_EXTI0_PC <00><> P SYSCFG_EXTICR1_EXTI0_PD <00><> P SYSCFG_EXTICR1_EXTI0_PE <00><> P SYSCFG_EXTICR1_EXTI0_PF <00><> P SYSCFG_EXTICR1_EXTI0_PG <00><> P SYSCFG_EXTICR1_EXTI0_PH <00><> P SYSCFG_EXTICR1_EXTI0_PI <00><> P SYSCFG_EXTICR1_EXTI0_PJ <00><> P SYSCFG_EXTICR1_EXTI0_PK <00><> P SYSCFG_EXTICR1_EXTI1_PA <00><> P SYSCFG_EXTICR1_EXTI1_PB <00><> P SYSCFG_EXTICR1_EXTI1_PC <00><> P SYSCFG_EXTICR1_EXTI1_PD <00><> P SYSCFG_EXTICR1_EXTI1_PE <00><> P SYSCFG_EXTICR1_EXTI1_PF <00><> P SYSCFG_EXTICR1_EXTI1_PG <00><> P SYSCFG_EXTICR1_EXTI1_PH <00><> P SYSCFG_EXTICR1_EXTI1_PI <00><> P SYSCFG_EXTICR1_EXTI1_PJ <00><> P SYSCFG_EXTICR1_EXTI1_PK <00><> P SYSCFG_EXTICR1_EXTI2_PA <00><> P SYSCFG_EXTICR1_EXTI2_PB <00><> P SYSCFG_EXTICR1_EXTI2_PC <00><> P SYSCFG_EXTICR1_EXTI2_PD <00><> P SYSCFG_EXTICR1_EXTI2_PE <00><> P SYSCFG_EXTICR1_EXTI2_PF <00><> P SYSCFG_EXTICR1_EXTI2_PG <00><> P SYSCFG_EXTICR1_EXTI2_PH <00><> P SYSCFG_EXTICR1_EXTI2_PI <00><> P SYSCFG_EXTICR1_EXTI2_PJ <00><> P SYSCFG_EXTICR1_EXTI2_PK <00><> P SYSCFG_EXTICR1_EXTI3_PA <00><> P SYSCFG_EXTICR1_EXTI3_PB <00><> P SYSCFG_EXTICR1_EXTI3_PC <00><> P SYSCFG_EXTICR1_EXTI3_PD <00><> P SYSCFG_EXTICR1_EXTI3_PE <00><> P SYSCFG_EXTICR1_EXTI3_PF <00><> P SYSCFG_EXTICR1_EXTI3_PG <00><> P SYSCFG_EXTICR1_EXTI3_PH <00><> P SYSCFG_EXTICR1_EXTI3_PI <00><> P SYSCFG_EXTICR1_EXTI3_PJ <00><> P SYSCFG_EXTICR1_EXTI3_PK <00><> P SYSCFG_EXTICR2_EXTI4 <00><> P SYSCFG_EXTICR2_EXTI5 <00><> P SYSCFG_EXTICR2_EXTI6 <00><> P SYSCFG_EXTICR2_EXTI7 <00><> P SYSCFG_EXTICR2_EXTI4_PA <00><> P SYSCFG_EXTICR2_EXTI4_PB <00><> P SYSCFG_EXTICR2_EXTI4_PC <00><> P SYSCFG_EXTICR2_EXTI4_PD <00><> P SYSCFG_EXTICR2_EXTI4_PE <00><> P SYSCFG_EXTICR2_EXTI4_PF <00><> P SYSCFG_EXTICR2_EXTI4_PG <00><> P SYSCFG_EXTICR2_EXTI4_PH <00><> P SYSCFG_EXTICR2_EXTI4_PI <00><> P SYSCFG_EXTICR2_EXTI4_PJ <00><> P SYSCFG_EXTICR2_EXTI4_PK <00><> P SYSCFG_EXTICR2_EXTI5_PA <00><> P SYSCFG_EXTICR2_EXTI5_PB <00><> P SYSCFG_EXTICR2_EXTI5_PC <00><> P SYSCFG_EXTICR2_EXTI5_PD <00><> P SYSCFG_EXTICR2_EXTI5_PE <00><> P SYSCFG_EXTICR2_EXTI5_PF <00><> P SYSCFG_EXTICR2_EXTI5_PG <00><> P SYSCFG_EXTICR2_EXTI5_PH <00><> P SYSCFG_EXTICR2_EXTI5_PI <00><> P SYSCFG_EXTICR2_EXTI5_PJ <00><> P SYSCFG_EXTICR2_EXTI5_PK <00><> P SYSCFG_EXTICR2_EXTI6_PA <00><> P SYSCFG_EXTICR2_EXTI6_PB <00><> P SYSCFG_EXTICR2_EXTI6_PC <00><> P SYSCFG_EXTICR2_EXTI6_PD <00><> P SYSCFG_EXTICR2_EXTI6_PE <00><> P SYSCFG_EXTICR2_EXTI6_PF <00><> P SYSCFG_EXTICR2_EXTI6_PG <00><> P SYSCFG_EXTICR2_EXTI6_PH <00><> P SYSCFG_EXTICR2_EXTI6_PI <00><> P SYSCFG_EXTICR2_EXTI6_PJ <00><> P SYSCFG_EXTICR2_EXTI6_PK <00><> P SYSCFG_EXTICR2_EXTI7_PA <00><> P SYSCFG_EXTICR2_EXTI7_PB <00><> P
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<EFBFBD> P TIM_SR_UIF <00><> P
TIM_SR_CC1IF <20> P
TIM_SR_CC2IF <1F> P
TIM_SR_CC3IF <1E> P
TIM_SR_CC4IF <1D> P
TIM_SR_COMIF <00><> P TIM_SR_TIF <00><> P TIM_SR_BIF <00><> P
TIM_SR_CC1OF <1A> P
TIM_SR_CC2OF <19> P
TIM_SR_CC3OF <18> P
TIM_SR_CC4OF <17> P TIM_EGR_UG <00><> P
TIM_EGR_CC1G /<2F> P
TIM_EGR_CC2G .<2E> P
TIM_EGR_CC3G -<2D> P
TIM_EGR_CC4G ,<2C> P
TIM_EGR_COMG <07> P TIM_EGR_TG <00><> P TIM_EGR_BG <00><> P TIM_CCMR1_CC1S <00><> P TIM_CCMR1_CC1S_0 <14> P TIM_CCMR1_CC1S_1 <13> P TIM_CCMR1_OC1FE a<> P TIM_CCMR1_OC1PE W<> P TIM_CCMR1_OC1M <00><> P TIM_CCMR1_OC1M_0 <0E> P TIM_CCMR1_OC1M_1
<0A> P TIM_CCMR1_OC1M_2 <0C> P TIM_CCMR1_OC1CE d<> P TIM_CCMR1_CC2S <00><> P TIM_CCMR1_CC2S_0 <13> P TIM_CCMR1_CC2S_1 <12> P TIM_CCMR1_OC2FE `<60> P TIM_CCMR1_OC2PE V<> P TIM_CCMR1_OC2M <00><> P TIM_CCMR1_OC2M_0
<0A> P TIM_CCMR1_OC2M_1 <0C> P TIM_CCMR1_OC2M_2 <0B> P TIM_CCMR1_OC2CE c<> P TIM_CCMR1_IC1PSC
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<EFBFBD> P TIM_CCMR1_IC1PSC_0 w<> P TIM_CCMR1_IC1PSC_1 v<> P TIM_CCMR1_IC1F <00><> P TIM_CCMR1_IC1F_0 <1B> P TIM_CCMR1_IC1F_1 <1A> P TIM_CCMR1_IC1F_2 <19> P TIM_CCMR1_IC1F_3 <18> P TIM_CCMR1_IC2PSC <09> P TIM_CCMR1_IC2PSC_0 v<> P TIM_CCMR1_IC2PSC_1 u<> P TIM_CCMR1_IC2F <00><> P TIM_CCMR1_IC2F_0 <1A> P TIM_CCMR1_IC2F_1 <19> P TIM_CCMR1_IC2F_2 <18> P TIM_CCMR1_IC2F_3 <17> P TIM_CCMR2_CC3S <00><> P TIM_CCMR2_CC3S_0 <11> P TIM_CCMR2_CC3S_1 <10> P TIM_CCMR2_OC3FE ^<5E> P TIM_CCMR2_OC3PE T<> P TIM_CCMR2_OC3M <00><> P TIM_CCMR2_OC3M_0 <0B> P TIM_CCMR2_OC3M_1
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<EFBFBD> P TIM_CCMR2_OC3M_2 <09> P TIM_CCMR2_OC3CE a<> P TIM_CCMR2_CC4S <00><> P TIM_CCMR2_CC4S_0 <10> P TIM_CCMR2_CC4S_1 <0F> P TIM_CCMR2_OC4FE ]<5D> P TIM_CCMR2_OC4PE S<> P TIM_CCMR2_OC4M <00><> P TIM_CCMR2_OC4M_0
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<EFBFBD> P TIM_CCMR2_OC4M_1 <09> P TIM_CCMR2_OC4M_2 <08> P TIM_CCMR2_OC4CE `<60> P TIM_CCMR2_IC3PSC <07> P TIM_CCMR2_IC3PSC_0 t<> P TIM_CCMR2_IC3PSC_1 s<> P TIM_CCMR2_IC3F <00><> P TIM_CCMR2_IC3F_0 <18> P TIM_CCMR2_IC3F_1 <17> P TIM_CCMR2_IC3F_2 <16> P TIM_CCMR2_IC3F_3 <15> P TIM_CCMR2_IC4PSC <06> P TIM_CCMR2_IC4PSC_0 s<> P TIM_CCMR2_IC4PSC_1 r<> P TIM_CCMR2_IC4F <00><> P TIM_CCMR2_IC4F_0 <17> P TIM_CCMR2_IC4F_1 <16> P TIM_CCMR2_IC4F_2 <15> P TIM_CCMR2_IC4F_3 <14> P TIM_CCER_CC1E <00><> P TIM_CCER_CC1P <00><> P TIM_CCER_CC1NE <00><> P TIM_CCER_CC1NP <00><> P TIM_CCER_CC2E <00><> P TIM_CCER_CC2P <00><> P TIM_CCER_CC2NE <00><> P TIM_CCER_CC2NP <00><> P TIM_CCER_CC3E <00><> P TIM_CCER_CC3P <00><> P TIM_CCER_CC3NE <00><> P TIM_CCER_CC3NP <00><> P TIM_CCER_CC4E <00><> P TIM_CCER_CC4P <00><> P TIM_CCER_CC4NP <00><> P TIM_CNT_CNT C<> P TIM_PSC_PSC A<> P TIM_ARR_ARR C<> P TIM_RCR_REP ?<3F> P TIM_CCR1_CCR1 <00><> P TIM_CCR2_CCR2 <00><> P TIM_CCR3_CCR3 <00><> P TIM_CCR4_CCR4 <00><> P
TIM_BDTR_DTG <00> P TIM_BDTR_DTG_0 m<> P TIM_BDTR_DTG_1 l<> P TIM_BDTR_DTG_2 k<> P TIM_BDTR_DTG_3 j<> P TIM_BDTR_DTG_4 i<> P TIM_BDTR_DTG_5 h<> P TIM_BDTR_DTG_6 g<> P TIM_BDTR_DTG_7 f<> P TIM_BDTR_LOCK <00><> P TIM_BDTR_LOCK_0 !<21> P TIM_BDTR_LOCK_1 <20> P TIM_BDTR_OSSI <00><> P TIM_BDTR_OSSR <00><> P
TIM_BDTR_BKE
<0A> P
TIM_BDTR_BKP <02> P
TIM_BDTR_AOE
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<EFBFBD> P
TIM_BDTR_MOE <00><> P TIM_DCR_DBA m<> P TIM_DCR_DBA_0 <00><> P TIM_DCR_DBA_1 <00><> P TIM_DCR_DBA_2 <00><> P TIM_DCR_DBA_3 <00><> P TIM_DCR_DBA_4 <00><> P TIM_DCR_DBL b<> P TIM_DCR_DBL_0 <00><> P TIM_DCR_DBL_1 <00><> P TIM_DCR_DBL_2 <00><> P TIM_DCR_DBL_3 <00><> P TIM_DCR_DBL_4 <00><> P TIM_DMAR_DMAB <00><> P TIM_OR_TI4_RMP G<> P TIM_OR_TI4_RMP_0 <00><> P TIM_OR_TI4_RMP_1 <00><> P TIM_OR_ITR1_RMP <00><> P TIM_OR_ITR1_RMP_0 c<> P TIM_OR_ITR1_RMP_1 b<> P USART_SR_PE .<2E> P USART_SR_FE 8<> P USART_SR_NE 0<> P
USART_SR_ORE <00><> P USART_SR_IDLE <00><> P USART_SR_RXNE <00><> P USART_SR_TC ,<2C> P
USART_SR_TXE <00><> P
USART_SR_LBD <00><> P
USART_SR_CTS <00><> P USART_DR_DR <<3C> P USART_BRR_DIV_Fraction <00><> P USART_BRR_DIV_Mantissa <00><> P USART_CR1_SBK <00><> P USART_CR1_RWU <00><> P
USART_CR1_RE <09> P
USART_CR1_TE <07> P USART_CR1_IDLEIE <00><> P USART_CR1_RXNEIE <00><> P USART_CR1_TCIE w<> P USART_CR1_TXEIE <1B> P USART_CR1_PEIE y<> P
USART_CR1_PS <00><> P USART_CR1_PCE <00><> P USART_CR1_WAKE t<> P USART_CR1_M U<> P
USART_CR1_UE <06> P USART_CR1_OVER8 &<26> P USART_CR2_ADD <00><> P USART_CR2_LBDL }<7D> P USART_CR2_LBDIE 9<> P USART_CR2_LBCL ~<7E> P USART_CR2_CPHA <> P USART_CR2_CPOL m<> P USART_CR2_CLKEN ,<2C> P USART_CR2_STOP U<> P USART_CR2_STOP_0 <00><> P USART_CR2_STOP_1 <00><> P USART_CR2_LINEN #<23> P USART_CR3_EIE <00><> P USART_CR3_IREN l<> P USART_CR3_IRLP c<> P USART_CR3_HDSEL (<28> P USART_CR3_NACK }<7D> P USART_CR3_SCEN q<> P USART_CR3_DMAR v<> P USART_CR3_DMAT t<> P USART_CR3_RTSE \<5C> P USART_CR3_CTSE k<> P USART_CR3_CTSIE <20> P USART_CR3_ONEBIT <00><> P USART_GTPR_PSC ?<3F> P USART_GTPR_PSC_0 <00><> P USART_GTPR_PSC_1 <00><> P USART_GTPR_PSC_2 <00><> P USART_GTPR_PSC_3 <00><> P USART_GTPR_PSC_4 <00><> P USART_GTPR_PSC_5 <00><> P USART_GTPR_PSC_6 <00><> P USART_GTPR_PSC_7 <00><> P USART_GTPR_GT <00><> P
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WWDG_CR_T <00><> P WWDG_CR_T0 <00><> P WWDG_CR_T1 <00><> P WWDG_CR_T2 <00><> P WWDG_CR_T3 <00><> P WWDG_CR_T4 <00><> P WWDG_CR_T5 <00><> P WWDG_CR_T6 <00><> P
WWDG_CR_WDGA <04> P WWDG_CFR_W <00><> P WWDG_CFR_W0 \<5C> P WWDG_CFR_W1 [<5B> P WWDG_CFR_W2 Z<> P WWDG_CFR_W3 Y<> P WWDG_CFR_W4 X<> P WWDG_CFR_W5 W<> P WWDG_CFR_W6 V<> P WWDG_CFR_WDGTB e<> P WWDG_CFR_WDGTB0 3<> P WWDG_CFR_WDGTB1 2<> P
WWDG_CFR_EWI <00><> P
WWDG_SR_EWIF <00><> P DBGMCU_IDCODE_DEV_ID <00><> P DBGMCU_IDCODE_REV_ID <00><> P DBGMCU_CR_DBG_SLEEP <00><> P DBGMCU_CR_DBG_STOP 0<> P DBGMCU_CR_DBG_STANDBY [<5B> P DBGMCU_CR_TRACE_IOEN <00><> P DBGMCU_CR_TRACE_MODE <00><> P DBGMCU_CR_TRACE_MODE_0 <18> P DBGMCU_CR_TRACE_MODE_1 <17>% P DBGMCU_APB1_FZ_DBG_TIM2_STOP 3<>% P DBGMCU_APB1_FZ_DBG_TIM3_STOP 2<>% P DBGMCU_APB1_FZ_DBG_TIM4_STOP 1<>% P DBGMCU_APB1_FZ_DBG_TIM5_STOP 0<>% P DBGMCU_APB1_FZ_DBG_TIM6_STOP /<2F>% P DBGMCU_APB1_FZ_DBG_TIM7_STOP .<2E>& P DBGMCU_APB1_FZ_DBG_TIM12_STOP <00>& P DBGMCU_APB1_FZ_DBG_TIM13_STOP <00><>& P DBGMCU_APB1_FZ_DBG_TIM14_STOP <00><>$ P DBGMCU_APB1_FZ_DBG_RTC_STOP h<>% P DBGMCU_APB1_FZ_DBG_WWDG_STOP <16>% P DBGMCU_APB1_FZ_DBG_IWDG_STOP $<24>. P &DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT <00><>. P &DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT <00><>. P &DBGMCU_APB1_FZ_DBG_I2C3_SMBUS_TIMEOUT <00><>% P DBGMCU_APB1_FZ_DBG_CAN1_STOP L<>% P DBGMCU_APB1_FZ_DBG_CAN2_STOP K<>& P DBGMCU_APB1_FZ_DBG_IWDEG_STOP <00><>% P DBGMCU_APB1_FZ_DBG_TIM1_STOP 4<>% P DBGMCU_APB1_FZ_DBG_TIM8_STOP -<2D>% P DBGMCU_APB1_FZ_DBG_TIM9_STOP ,<2C>& P DBGMCU_APB1_FZ_DBG_TIM10_STOP <02>& P DBGMCU_APB1_FZ_DBG_TIM11_STOP <01> P
ETH_MACCR_WD <13> P
ETH_MACCR_JD <20> P ETH_MACCR_IFG <00><> P ETH_MACCR_IFG_96Bit <00><> P ETH_MACCR_IFG_88Bit <00><> P ETH_MACCR_IFG_80Bit <00><> P ETH_MACCR_IFG_72Bit <00><> P ETH_MACCR_IFG_64Bit <00><> P ETH_MACCR_IFG_56Bit <00><> P ETH_MACCR_IFG_48Bit <00><> P ETH_MACCR_IFG_40Bit <00><> P ETH_MACCR_CSD <00><> P ETH_MACCR_FES <00><> P ETH_MACCR_ROD <00><> P
ETH_MACCR_LM <15> P
ETH_MACCR_DM <1D> P ETH_MACCR_IPCO <> P
ETH_MACCR_RD <18> P ETH_MACCR_APCS <00><> P
ETH_MACCR_BL <20> P ETH_MACCR_BL_10 Z<> P ETH_MACCR_BL_8 <00><> P ETH_MACCR_BL_4 <00><> P ETH_MACCR_BL_1 <00><> P
ETH_MACCR_DC '<27> P
ETH_MACCR_TE <15> P
ETH_MACCR_RE <17> P ETH_MACFFR_RA <00><> P ETH_MACFFR_HPF <00><> P ETH_MACFFR_SAF <00><> P ETH_MACFFR_SAIF <<3C> P ETH_MACFFR_PCF <00><> P ETH_MACFFR_PCF_BlockAll <13>" P ETH_MACFFR_PCF_ForwardAll %<25>/ P 'ETH_MACFFR_PCF_ForwardPassedAddrFilter <00><> P ETH_MACFFR_BFD <00><> P ETH_MACFFR_PAM <00><> P ETH_MACFFR_DAIF K<> P ETH_MACFFR_HM <00><> P ETH_MACFFR_HU <00><> P ETH_MACFFR_PM <00><> P ETH_MACHTHR_HTH #<23> P ETH_MACHTLR_HTL <1B> P ETH_MACMIIAR_PA :<3A> P ETH_MACMIIAR_MR ,<2C> P ETH_MACMIIAR_CR 6<> P ETH_MACMIIAR_CR_Div42 B<> P ETH_MACMIIAR_CR_Div62 @<40> P ETH_MACMIIAR_CR_Div16 A<> P ETH_MACMIIAR_CR_Div26 @<40> P ETH_MACMIIAR_CR_Div102 <13> P ETH_MACMIIAR_MW '<27> P ETH_MACMIIAR_MB <<3C> P ETH_MACMIIDR_MD 7<> P ETH_MACFCR_PT <00><> P ETH_MACFCR_ZQPD #<23> P ETH_MACFCR_PLT t<> P ETH_MACFCR_PLT_Minus4 <00><> P ETH_MACFCR_PLT_Minus28 <00><> P ETH_MACFCR_PLT_Minus144 ^<5E> P ETH_MACFCR_PLT_Minus256 Z<> P ETH_MACFCR_UPFD 3<> P ETH_MACFCR_RFCE B<> P ETH_MACFCR_TFCE @<40> P ETH_MACFCR_FCBBPA <00><> P ETH_MACVLANTR_VLANTC <00><> P ETH_MACVLANTR_VLANTI <00><> P ETH_MACRWUFFR_D <1D> P ETH_MACPMTCSR_WFFRPR <00><> P ETH_MACPMTCSR_GU <00><> P ETH_MACPMTCSR_WFR q<> P ETH_MACPMTCSR_MPR q<> P ETH_MACPMTCSR_WFE ~<7E> P ETH_MACPMTCSR_MPE ~<7E> P ETH_MACPMTCSR_PD <00><> P ETH_MACSR_TSTS L<> P ETH_MACSR_MMCTS <14> P ETH_MACSR_MMMCRS <00><> P ETH_MACSR_MMCS j<> P ETH_MACSR_PMTS V<> P ETH_MACIMR_TSTIM <00><> P ETH_MACIMR_PMTIM <00><> P ETH_MACA0HR_MACA0H <00><> P
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|||
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<unnamed> Q<>
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" <04>5ADC_Resolution Y<> "" <01>5ADC_ScanConvMode <00><>! "" <01>5ADC_ContinuousConvMode <16>#
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" <04>5ADC_ExternalTrigConvEdge <00><>
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" <04>5ADC_ExternalTrigConv <12>
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" <04>5ADC_DataAlign *<2A> " <01>5ADC_NbrOfConversion <00><> ADC_InitTypeDef w<> 8
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<unnamed> Q<>
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" <04>5 ADC_Mode <0B>
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" <04>5ADC_Prescaler <00><>
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" <04>5ADC_DMAAccessMode <00><>
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" <04>5ADC_TwoSamplingDelay <14> ADC_CommonInitTypeDef <02> P IS_ADC_ALL_PERIPH <00><> P ADC_Mode_Independent *<2A>+ P #ADC_DualMode_RegSimult_InjecSimult <00><>) P !ADC_DualMode_RegSimult_AlterTrig q<>! P ADC_DualMode_InjecSimult <00><> P ADC_DualMode_RegSimult r<> P ADC_DualMode_Interl <00><> P ADC_DualMode_AlterTrig <00><>- P %ADC_TripleMode_RegSimult_InjecSimult <00><>+ P #ADC_TripleMode_RegSimult_AlterTrig <00><># P ADC_TripleMode_InjecSimult <00><>! P ADC_TripleMode_RegSimult <00><> P ADC_TripleMode_Interl <00><>! P ADC_TripleMode_AlterTrig <00><> P IS_ADC_MODE n<> P ADC_Prescaler_Div2 +<2B> P ADC_Prescaler_Div4 )<29> P ADC_Prescaler_Div6 '<27> P ADC_Prescaler_Div8 %<25> P IS_ADC_PRESCALER <00><># P ADC_DMAAccessMode_Disabled P<> P ADC_DMAAccessMode_1 E<> P ADC_DMAAccessMode_2 D<> P ADC_DMAAccessMode_3 C<> P IS_ADC_DMA_ACCESS_MODE <16>% P ADC_TwoSamplingDelay_5Cycles <11>% P ADC_TwoSamplingDelay_6Cycles <10>% P ADC_TwoSamplingDelay_7Cycles <0F>% P ADC_TwoSamplingDelay_8Cycles <0E>% P ADC_TwoSamplingDelay_9Cycles
<0A>& P ADC_TwoSamplingDelay_10Cycles <00><>& P ADC_TwoSamplingDelay_11Cycles <00><>& P ADC_TwoSamplingDelay_12Cycles <00><>& P ADC_TwoSamplingDelay_13Cycles <00><>& P ADC_TwoSamplingDelay_14Cycles <00><>& P ADC_TwoSamplingDelay_15Cycles <00><>& P ADC_TwoSamplingDelay_16Cycles <00><>& P ADC_TwoSamplingDelay_17Cycles <00><>& P ADC_TwoSamplingDelay_18Cycles <00><>& P ADC_TwoSamplingDelay_19Cycles <00><>& P ADC_TwoSamplingDelay_20Cycles <00><> P IS_ADC_SAMPLING_DELAY V<> P ADC_Resolution_12b (<28> P ADC_Resolution_10b *<2A> P ADC_Resolution_8b U<> P ADC_Resolution_6b W<> P IS_ADC_RESOLUTION s<>& P ADC_ExternalTrigConvEdge_None <00><>( P ADC_ExternalTrigConvEdge_Rising <00><>) P !ADC_ExternalTrigConvEdge_Falling d<>/ P 'ADC_ExternalTrigConvEdge_RisingFalling <00><> P IS_ADC_EXT_TRIG_EDGE <00><>$ P ADC_ExternalTrigConv_T1_CC1 <05>$ P ADC_ExternalTrigConv_T1_CC2 <04>$ P ADC_ExternalTrigConv_T1_CC3 <03>$ P ADC_ExternalTrigConv_T2_CC2 <03>$ P ADC_ExternalTrigConv_T2_CC3 <02>$ P ADC_ExternalTrigConv_T2_CC4 <01>% P ADC_ExternalTrigConv_T2_TRGO }<7D>$ P ADC_ExternalTrigConv_T3_CC1 <03>% P ADC_ExternalTrigConv_T3_TRGO |<7C>$ P ADC_ExternalTrigConv_T4_CC4 <00><>$ P ADC_ExternalTrigConv_T5_CC1 <01>$ P ADC_ExternalTrigConv_T5_CC2 <00>$ P ADC_ExternalTrigConv_T5_CC3 <00><>$ P ADC_ExternalTrigConv_T8_CC1 <00><>% P ADC_ExternalTrigConv_T8_TRGO w<>& P ADC_ExternalTrigConv_Ext_IT11
<0A> P IS_ADC_EXT_TRIG <05> P ADC_DataAlign_Right <00><> P ADC_DataAlign_Left 1<> P IS_ADC_DATA_ALIGN <00><> P ADC_Channel_0 B<> P ADC_Channel_1 A<> P ADC_Channel_2 @<40> P ADC_Channel_3 ?<3F> P ADC_Channel_4 ><3E> P ADC_Channel_5 =<3D> P ADC_Channel_6 <<3C> P ADC_Channel_7 ;<3B> P ADC_Channel_8 :<3A> P ADC_Channel_9 9<> P ADC_Channel_10 <0F> P ADC_Channel_11 <0E> P ADC_Channel_12
<0A> P ADC_Channel_13 <0C> P ADC_Channel_14 <0B> P ADC_Channel_15
|
|||
|
|
<EFBFBD> P ADC_Channel_16 <09> P ADC_Channel_17 <08> P ADC_Channel_18 <07> P ADC_Channel_TempSensor P<> P ADC_Channel_Vrefint <00><> P ADC_Channel_Vbat <00><> P IS_ADC_CHANNEL <00><> P ADC_SampleTime_3Cycles <00><> P ADC_SampleTime_15Cycles ]<5D> P ADC_SampleTime_28Cycles Y<> P ADC_SampleTime_56Cycles X<> P ADC_SampleTime_84Cycles W<>! P ADC_SampleTime_112Cycles -<2D>! P ADC_SampleTime_144Cycles (<28>! P ADC_SampleTime_480Cycles %<25> P IS_ADC_SAMPLE_TIME 5<>+ P #ADC_ExternalTrigInjecConvEdge_None <00><>- P %ADC_ExternalTrigInjecConvEdge_Rising <00><>. P &ADC_ExternalTrigInjecConvEdge_Falling q<>4 P ,ADC_ExternalTrigInjecConvEdge_RisingFalling <00><># P IS_ADC_EXT_INJEC_TRIG_EDGE <00><>) P !ADC_ExternalTrigInjecConv_T1_CC4 <0F>* P "ADC_ExternalTrigInjecConv_T1_TRGO <00><>) P !ADC_ExternalTrigInjecConv_T2_CC1 <11>* P "ADC_ExternalTrigInjecConv_T2_TRGO <00><>) P !ADC_ExternalTrigInjecConv_T3_CC2 <0F>) P !ADC_ExternalTrigInjecConv_T3_CC4
<0A>) P !ADC_ExternalTrigInjecConv_T4_CC1 <0F>) P !ADC_ExternalTrigInjecConv_T4_CC2 <0E>) P !ADC_ExternalTrigInjecConv_T4_CC3
<0A>* P "ADC_ExternalTrigInjecConv_T4_TRGO <00><>) P !ADC_ExternalTrigInjecConv_T5_CC4 <0B>* P "ADC_ExternalTrigInjecConv_T5_TRGO <00><>) P !ADC_ExternalTrigInjecConv_T8_CC2
|
|||
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|
<EFBFBD>) P !ADC_ExternalTrigInjecConv_T8_CC3 <09>) P !ADC_ExternalTrigInjecConv_T8_CC4 <08>+ P #ADC_ExternalTrigInjecConv_Ext_IT15 <16> P IS_ADC_EXT_INJEC_TRIG 1<> P ADC_InjectedChannel_1 <0B> P ADC_InjectedChannel_2
|
|||
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|
<EFBFBD> P ADC_InjectedChannel_3 <09> P ADC_InjectedChannel_4 <08> P IS_ADC_INJECTED_CHANNEL <00><>+ P #ADC_AnalogWatchdog_SingleRegEnable <00><>- P %ADC_AnalogWatchdog_SingleInjecEnable <00><>2 P *ADC_AnalogWatchdog_SingleRegOrInjecEnable <00><>( P ADC_AnalogWatchdog_AllRegEnable <06>* P "ADC_AnalogWatchdog_AllInjecEnable 7<>0 P (ADC_AnalogWatchdog_AllRegAllInjecEnable <00><> P ADC_AnalogWatchdog_None <04> P IS_ADC_ANALOG_WATCHDOG <1B> P ADC_IT_EOC <00><> P ADC_IT_AWD <00><> P ADC_IT_JEOC q<> P ADC_IT_OVR <00><> P
|
|||
|
|
IS_ADC_IT <00><> P
ADC_FLAG_AWD 7<> P
ADC_FLAG_EOC <<3C> P ADC_FLAG_JEOC <00><> P ADC_FLAG_JSTRT x<> P ADC_FLAG_STRT <00><> P
ADC_FLAG_OVR <1C> P IS_ADC_CLEAR_FLAG <00><> P IS_ADC_GET_FLAG 2<> P IS_ADC_THRESHOLD <00><> P IS_ADC_OFFSET <00><> P IS_ADC_INJECTED_LENGTH <16> P IS_ADC_INJECTED_RANK <00><> P IS_ADC_REGULAR_LENGTH L<> P IS_ADC_REGULAR_RANK <00><># P IS_ADC_REGULAR_DISC_NUMBER <00><> ADC_DeInit p<>
, ADCx <00><> , ADC_InitStruct u<> ADC_Init <1D> , ADC_InitStruct u<> ADC_StructInit <00><> , ADC_CommonInitStruct <00> ADC_CommonInit <00><> , ADC_CommonInitStruct <00> ADC_CommonStructInit <17>
, ADCx <00><> ," NewState <00><> ADC_Cmd <00><>
, ADCx <00><> ,
|
|||
|
|
ADC_AnalogWatchdog <11> ADC_AnalogWatchdogCmd <00>
, ADCx <00><> , HighThreshold <00><> ,
LowThreshold <00><>+ #ADC_AnalogWatchdogThresholdsConfig <00><>
, ADCx <00><> , ADC_Channel <00><>. &ADC_AnalogWatchdogSingleChannelConfig <00><> ," NewState <00><>! ADC_TempSensorVrefintCmd <00><> ," NewState <00><> ADC_VBATCmd j<>
, ADCx <00><> , ADC_Channel <00><>
, Rank R<> , ADC_SampleTime <00><>! ADC_RegularChannelConfig <00><>
, ADCx <00><> ADC_SoftwareStartConv <00><>
, ADCx <00><>' ADC_GetSoftwareStartConvStatus <00><>
, ADCx <00><> ," NewState <00><>' ADC_EOCOnEachRegularChannelCmd <00><>
, ADCx <00><> ," NewState <00><> ADC_ContinuousModeCmd <00><>
, ADCx <00><> , Number q<>' ADC_DiscModeChannelCountConfig e<>
, ADCx <00><> ," NewState <00><> ADC_DiscModeCmd <00><>
, ADCx <00><> ADC_GetConversionValue R<>( ADC_GetMultiModeConversionValue <00><>
, ADCx <00><> ," NewState <00><> ADC_DMACmd <00><>
, ADCx <00><> ," NewState <00><>+ #ADC_DMARequestAfterLastTransferCmd <00><> ," NewState <00><>4 ,ADC_MultiModeDMARequestAfterLastTransferCmd A<>
, ADCx <00><> , ADC_Channel <00><>
, Rank R<> , ADC_SampleTime <00><>" ADC_InjectedChannelConfig Z<>
, ADCx <00><> , Length x<>* "ADC_InjectedSequencerLengthConfig <00><>
, ADCx <00><> , ADC_InjectedChannel <00><> , Offset j<> ADC_SetInjectedOffset <00><>
, ADCx <00><>" ,
|
|||
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ADC_ExternalTrigInjecConv .<2E>+ #ADC_ExternalTrigInjectedConvConfig <00><>
, ADCx <00><>& ,
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|||
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ADC_ExternalTrigInjecConvEdge <00><>/ 'ADC_ExternalTrigInjectedConvEdgeConfig <15>
, ADCx <00><>& ADC_SoftwareStartInjectedConv r<>
, ADCx <00><>2 *ADC_GetSoftwareStartInjectedConvCmdStatus <00><>
, ADCx <00><> ," NewState <00><> ADC_AutoInjectedConvCmd *<2A>
, ADCx <00><> ," NewState <00><> ADC_InjectedDiscModeCmd Q<>
, ADCx <00><> , ADC_InjectedChannel <00><>' ADC_GetInjectedConversionValue <1C>
, ADCx <00><> , ADC_IT
<0A> ," NewState <00><>
ADC_ITConfig <00><>
, ADCx <00><> , ADC_FLAG <00><> ADC_GetFlagStatus <00><>
, ADCx <00><> , ADC_FLAG <00><> ADC_ClearFlag F<>
, ADCx <00><> , ADC_IT
<0A> ADC_GetITStatus b<>
, ADCx <00><> , ADC_IT
<0A> ADC_ClearITPendingBit /<2F> P __STM32F4xx_CRC_H J<> CRC_ResetDR <02>
,
|
|||
|
|
Data ]<5D> CRC_CalcCRC P<> , pBuffer <00><> ,
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|||
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BufferLength <0B> CRC_CalcBlockCRC [<5B> CRC_GetCRC <00><> , IDValue N<> CRC_SetIDRegister <00><> CRC_GetIDRegister <00><> P __STM32F4xx_DBGMCU_H j<> P
DBGMCU_SLEEP )<29> P DBGMCU_STOP ^<5E> P DBGMCU_STANDBY <00><> P IS_DBGMCU_PERIPH <00><> P DBGMCU_TIM2_STOP <00><> P DBGMCU_TIM3_STOP <00><> P DBGMCU_TIM4_STOP <00><> P DBGMCU_TIM5_STOP <00><> P DBGMCU_TIM6_STOP <00><> P DBGMCU_TIM7_STOP <00><> P DBGMCU_TIM12_STOP <00><> P DBGMCU_TIM13_STOP <00><> P DBGMCU_TIM14_STOP <00><> P DBGMCU_RTC_STOP <0E> P DBGMCU_WWDG_STOP <00><> P DBGMCU_IWDG_STOP <00><>" P DBGMCU_I2C1_SMBUS_TIMEOUT *<2A>" P DBGMCU_I2C2_SMBUS_TIMEOUT )<29>" P DBGMCU_I2C3_SMBUS_TIMEOUT (<28> P DBGMCU_CAN1_STOP <00><> P DBGMCU_CAN2_STOP <00><> P IS_DBGMCU_APB1PERIPH <00><> P DBGMCU_TIM1_STOP <00><> P DBGMCU_TIM8_STOP <00><> P DBGMCU_TIM9_STOP <00><> P DBGMCU_TIM10_STOP <00><> P DBGMCU_TIM11_STOP <00><> P IS_DBGMCU_APB2PERIPH <00><> DBGMCU_GetREVID <1F> DBGMCU_GetDEVID -<2D> ,
|
|||
|
|
DBGMCU_Periph L<> ," NewState <00><> DBGMCU_Config g<> ,
|
|||
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DBGMCU_Periph L<> ," NewState <00><> DBGMCU_APB1PeriphConfig <00><> ,
|
|||
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DBGMCU_Periph L<> ," NewState <00><> DBGMCU_APB2PeriphConfig <00><> P __STM32F4xx_DMA_H P<> 8
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|||
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<unnamed> Q<>
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" <04>8 DMA_Channel <01>!
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|||
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" <04>8DMA_PeripheralBaseAddr <00><>
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|||
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" <04>8DMA_Memory0BaseAddr <0B>
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|||
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" <04>8DMA_DIR <00><>
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|||
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" <04>8DMA_BufferSize <00><>
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|||
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" <04>8DMA_PeripheralInc <00><>
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|||
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" <04>8DMA_MemoryInc #<23>!
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|||
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" <04>8DMA_PeripheralDataSize <00><>
|
|||
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" <04>8DMA_MemoryDataSize <1E>
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|||
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" <04>8 DMA_Mode ;<3B>
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" <04>8
DMA_Priority V<>
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|||
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" <04>8
DMA_FIFOMode <0F>
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|||
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" <04>8DMA_FIFOThreshold <00><>
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|||
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" <04>8DMA_MemoryBurst )<29>
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" <04>8DMA_PeripheralBurst <00><> DMA_InitTypeDef m<> P IS_DMA_ALL_PERIPH }<7D> P IS_DMA_ALL_CONTROLLER 9<> P DMA_Channel_0 8<> P DMA_Channel_1 7<> P DMA_Channel_2 6<> P DMA_Channel_3 5<> P DMA_Channel_4 4<> P DMA_Channel_5 3<> P DMA_Channel_6 2<> P DMA_Channel_7 1<> P IS_DMA_CHANNEL <00><># P DMA_DIR_PeripheralToMemory <00><># P DMA_DIR_MemoryToPeripheral <00><> P DMA_DIR_MemoryToMemory {<7B> P IS_DMA_DIRECTION <00><> P IS_DMA_BUFFER_SIZE '<27>! P DMA_PeripheralInc_Enable <00><>" P DMA_PeripheralInc_Disable /<2F>$ P IS_DMA_PERIPHERAL_INC_STATE d<> P DMA_MemoryInc_Enable 9<> P DMA_MemoryInc_Disable <00><> P IS_DMA_MEMORY_INC_STATE <>$ P DMA_PeripheralDataSize_Byte P<>( P DMA_PeripheralDataSize_HalfWord <00><>$ P DMA_PeripheralDataSize_Word H<>$ P IS_DMA_PERIPHERAL_DATA_SIZE j<> P DMA_MemoryDataSize_Byte <00><>$ P DMA_MemoryDataSize_HalfWord `<60> P DMA_MemoryDataSize_Word <00><> P IS_DMA_MEMORY_DATA_SIZE <00><> P DMA_Mode_Normal /<2F> P DMA_Mode_Circular _<> P IS_DMA_MODE d<> P DMA_Priority_Low <00><> P DMA_Priority_Medium R<> P DMA_Priority_High 7<> P DMA_Priority_VeryHigh <00><> P IS_DMA_PRIORITY <00><> P DMA_FIFOMode_Disable <00><> P DMA_FIFOMode_Enable %<25> P IS_DMA_FIFO_MODE_STATE <00><>' P DMA_FIFOThreshold_1QuarterFull <00><># P DMA_FIFOThreshold_HalfFull (<28>( P DMA_FIFOThreshold_3QuartersFull <0F> P DMA_FIFOThreshold_Full <00><> P IS_DMA_FIFO_THRESHOLD E<> P DMA_MemoryBurst_Single $<24> P DMA_MemoryBurst_INC4 |<7C> P DMA_MemoryBurst_INC8 x<> P DMA_MemoryBurst_INC16 G<> P IS_DMA_MEMORY_BURST <00><># P DMA_PeripheralBurst_Single <00><>! P DMA_PeripheralBurst_INC4 <00><>! P DMA_PeripheralBurst_INC8 <00><>" P DMA_PeripheralBurst_INC16 <00><> P IS_DMA_PERIPHERAL_BURST <00><>( P DMA_FIFOStatus_Less1QuarterFull <16>$ P DMA_FIFOStatus_1QuarterFull <00><> P DMA_FIFOStatus_HalfFull W<>% P DMA_FIFOStatus_3QuartersFull ><3E> P DMA_FIFOStatus_Empty \<5C> P DMA_FIFOStatus_Full <00><> P IS_DMA_FIFO_STATUS <14> P DMA_FLAG_FEIF0 <00><> P DMA_FLAG_DMEIF0 n<> P DMA_FLAG_TEIF0 <00><> P DMA_FLAG_HTIF0 <00><> P DMA_FLAG_TCIF0 <00><> P DMA_FLAG_FEIF1 <00><> P DMA_FLAG_DMEIF1 m<> P DMA_FLAG_TEIF1 <00><> P DMA_FLAG_HTIF1 <00><> P DMA_FLAG_TCIF1 <00><> P DMA_FLAG_FEIF2 <00><> P DMA_FLAG_DMEIF2 l<> P DMA_FLAG_TEIF2 <00><> P DMA_FLAG_HTIF2 <00><> P DMA_FLAG_TCIF2 <00><> P DMA_FLAG_FEIF3 <00><> P DMA_FLAG_DMEIF3 k<> P DMA_FLAG_TEIF3 <00><> P DMA_FLAG_HTIF3 <00><> P DMA_FLAG_TCIF3 <00><> P DMA_FLAG_FEIF4 <00><> P DMA_FLAG_DMEIF4 j<> P DMA_FLAG_TEIF4 <00><> P DMA_FLAG_HTIF4 <00><> P DMA_FLAG_TCIF4 <00><> P DMA_FLAG_FEIF5 <00><> P DMA_FLAG_DMEIF5 i<> P DMA_FLAG_TEIF5 <00><> P DMA_FLAG_HTIF5 <00><> P DMA_FLAG_TCIF5 <00><> P DMA_FLAG_FEIF6 <00><> P DMA_FLAG_DMEIF6 h<> P DMA_FLAG_TEIF6 <00><> P DMA_FLAG_HTIF6 <00><> P DMA_FLAG_TCIF6 <00><> P DMA_FLAG_FEIF7 <00><> P DMA_FLAG_DMEIF7 g<> P DMA_FLAG_TEIF7 <00><> P DMA_FLAG_HTIF7 <00><> P DMA_FLAG_TCIF7 <00><> P IS_DMA_CLEAR_FLAG <00><> P IS_DMA_GET_FLAG (<28> P
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|||
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DMA_IT_TC <00><> P
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|||
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DMA_IT_HT <00><> P
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DMA_IT_TE <00><> P DMA_IT_DME <00><> P
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|||
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DMA_IT_FE <01> P IS_DMA_CONFIG_IT <00><> P
DMA_IT_FEIF0 <<3C> P DMA_IT_DMEIF0 <00><> P
DMA_IT_TEIF0 .<2E> P
DMA_IT_HTIF0 +<2B> P
DMA_IT_TCIF0 0<> P
DMA_IT_FEIF1 ;<3B> P DMA_IT_DMEIF1 <00><> P
DMA_IT_TEIF1 -<2D> P
DMA_IT_HTIF1 *<2A> P
DMA_IT_TCIF1 /<2F> P
DMA_IT_FEIF2 :<3A> P DMA_IT_DMEIF2 <00><> P
DMA_IT_TEIF2 ,<2C> P
DMA_IT_HTIF2 )<29> P
DMA_IT_TCIF2 .<2E> P
DMA_IT_FEIF3 9<> P DMA_IT_DMEIF3 <00><> P
DMA_IT_TEIF3 +<2B> P
DMA_IT_HTIF3 (<28> P
DMA_IT_TCIF3 -<2D> P
DMA_IT_FEIF4 8<> P DMA_IT_DMEIF4 <00><> P
DMA_IT_TEIF4 *<2A> P
DMA_IT_HTIF4 '<27> P
DMA_IT_TCIF4 ,<2C> P
DMA_IT_FEIF5 7<> P DMA_IT_DMEIF5 <00><> P
DMA_IT_TEIF5 )<29> P
DMA_IT_HTIF5 &<26> P
DMA_IT_TCIF5 +<2B> P
DMA_IT_FEIF6 6<> P DMA_IT_DMEIF6 <00><> P
DMA_IT_TEIF6 (<28> P
DMA_IT_HTIF6 %<25> P
DMA_IT_TCIF6 *<2A> P
DMA_IT_FEIF7 5<> P DMA_IT_DMEIF7 <00><> P
DMA_IT_TEIF7 '<27> P
DMA_IT_HTIF7 $<24> P
DMA_IT_TCIF7 )<29> P IS_DMA_CLEAR_IT <1E> P IS_DMA_GET_IT <00><> P DMA_PINCOS_Psize D<> P DMA_PINCOS_WordAligned <00><> P IS_DMA_PINCOS_SIZE <15> P DMA_FlowCtrl_Memory o<> P DMA_FlowCtrl_Peripheral <00><> P IS_DMA_FLOW_CTRL <00><> P
DMA_Memory_0 z<> P
DMA_Memory_1 y<> P IS_DMA_CURRENT_MEM <1A> ,
DMAy_Streamx +<2B> DMA_DeInit f<> ,
DMAy_Streamx +<2B> , DMA_InitStruct k<> DMA_Init <13> , DMA_InitStruct k<> DMA_StructInit <00><> ,
DMAy_Streamx +<2B> ," NewState <00><> DMA_Cmd <00><> ,
DMAy_Streamx +<2B> ,
|
|||
|
|
DMA_Pincos .<2E>& DMA_PeriphIncOffsetSizeConfig <00><> ,
DMAy_Streamx +<2B> ,
|
|||
|
|
DMA_FlowCtrl i<>! DMA_FlowControllerConfig u<> ,
DMAy_Streamx +<2B> , Counter <00><> DMA_SetCurrDataCounter i<> ,
DMAy_Streamx +<2B> DMA_GetCurrDataCounter u<> ,
DMAy_Streamx +<2B> ,
|
|||
|
|
Memory1BaseAddr !<21> ,
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|||
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|
DMA_CurrentMemory 0<># DMA_DoubleBufferModeConfig <00><> ,
DMAy_Streamx +<2B> ," NewState <00><> DMA_DoubleBufferModeCmd ;<3B> ,
DMAy_Streamx +<2B> ,
|
|||
|
|
MemoryBaseAddr T<> ,
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|||
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DMA_MemoryTarget <00><> DMA_MemoryTargetConfig U<> ,
DMAy_Streamx +<2B># DMA_GetCurrentMemoryTarget <00><> ,
DMAy_Streamx +<2B> DMA_GetCmdStatus <00><> ,
DMAy_Streamx +<2B> DMA_GetFIFOStatus <00><> ,
DMAy_Streamx +<2B> ,
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|||
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DMA_FLAG <00><> DMA_GetFlagStatus w<> ,
DMAy_Streamx +<2B> ,
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|||
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DMA_FLAG <00><> DMA_ClearFlag <<3C> ,
DMAy_Streamx +<2B> ,
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DMA_IT <05> ," NewState <00><>
DMA_ITConfig <00><> ,
DMAy_Streamx +<2B> ,
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|||
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DMA_IT <05> DMA_GetITStatus X<> ,
DMAy_Streamx +<2B> ,
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DMA_IT <05> DMA_ClearITPendingBit %<25> P __STM32F4xx_EXTI_H <00><> EXTI_Mode_Interrupt <00><> EXTI_Mode_Event `<60> EXTIMode_TypeDef <12> P
IS_EXTI_MODE <00><> EXTI_Trigger_Rising <00><> EXTI_Trigger_Falling L<>$ EXTI_Trigger_Rising_Falling s<> EXTITrigger_TypeDef <00><> P IS_EXTI_TRIGGER <05> 8
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<unnamed> Q<>
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" <04>:
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EXTI_Line <00><> "" <01>:
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EXTI_Mode <00><> "" <01>:
EXTI_Trigger r<> "" <01>:
EXTI_LineCmd <00><> EXTI_InitTypeDef <03> P EXTI_Line0 f<> P EXTI_Line1 e<> P EXTI_Line2 d<> P EXTI_Line3 c<> P EXTI_Line4 b<> P EXTI_Line5 a<> P EXTI_Line6 `<60> P EXTI_Line7 _<> P EXTI_Line8 ^<5E> P EXTI_Line9 ]<5D> P EXTI_Line10 3<> P EXTI_Line11 2<> P EXTI_Line12 1<> P EXTI_Line13 0<> P EXTI_Line14 /<2F> P EXTI_Line15 .<2E> P EXTI_Line16 -<2D> P EXTI_Line17 ,<2C> P EXTI_Line18 +<2B> P EXTI_Line19 *<2A> P EXTI_Line20 2<> P EXTI_Line21 1<> P EXTI_Line22 0<> P
IS_EXTI_LINE <00><> P IS_GET_EXTI_LINE <00><> EXTI_DeInit <00><> , EXTI_InitStruct <01>
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EXTI_Init <00><> , EXTI_InitStruct <01> EXTI_StructInit <18> ,
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EXTI_Line <00><>! EXTI_GenerateSWInterrupt }<7D> ,
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EXTI_Line <00><> EXTI_GetFlagStatus
<0A> ,
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EXTI_Line <00><> EXTI_ClearFlag <00><> ,
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EXTI_Line <00><> EXTI_GetITStatus <00><> ,
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EXTI_Line <00><> EXTI_ClearITPendingBit <00><> P __STM32F4xx_FLASH_H <00><> FLASH_BUSY <00><> FLASH_ERROR_RD <00><> FLASH_ERROR_PGS ?<3F> FLASH_ERROR_PGP B<> FLASH_ERROR_PGA Q<> FLASH_ERROR_WRP 0<> FLASH_ERROR_PROGRAM <09> FLASH_ERROR_OPERATION l<> FLASH_COMPLETE <00><>
FLASH_Status <00><> P FLASH_Latency_0 <00><> P FLASH_Latency_1 <00><> P FLASH_Latency_2 <> P FLASH_Latency_3 ~<7E> P FLASH_Latency_4 }<7D> P FLASH_Latency_5 |<7C> P FLASH_Latency_6 {<7B> P FLASH_Latency_7 z<> P FLASH_Latency_8 y<> P FLASH_Latency_9 x<> P FLASH_Latency_10 N<> P FLASH_Latency_11 M<> P FLASH_Latency_12 L<> P FLASH_Latency_13 K<> P FLASH_Latency_14 J<> P FLASH_Latency_15 I<> P IS_FLASH_LATENCY <00><> P VoltageRange_1 `<60> P VoltageRange_2 _<> P VoltageRange_3 ^<5E> P VoltageRange_4 ]<5D> P IS_VOLTAGERANGE 3<> P FLASH_Sector_0 <00><> P FLASH_Sector_1 <00><> P FLASH_Sector_2 <00><> P FLASH_Sector_3 <00><> P FLASH_Sector_4 <00><> P FLASH_Sector_5 <00><> P FLASH_Sector_6 <00><> P FLASH_Sector_7 <00><> P FLASH_Sector_8 <00><> P FLASH_Sector_9 <00><> P FLASH_Sector_10 <00><> P FLASH_Sector_11 <00><> P FLASH_Sector_12 <00><> P FLASH_Sector_13 <00><> P FLASH_Sector_14 <00><> P FLASH_Sector_15 <00><> P FLASH_Sector_16 <00><> P FLASH_Sector_17 <00><> P FLASH_Sector_18 <00><> P FLASH_Sector_19 <00><> P FLASH_Sector_20 <00><> P FLASH_Sector_21 <00><> P FLASH_Sector_22 <00><> P FLASH_Sector_23 <00><> P IS_FLASH_SECTOR <15> P IS_FLASH_ADDRESS <00><> P OB_WRP_Sector_0 f<> P OB_WRP_Sector_1 e<> P OB_WRP_Sector_2 d<> P OB_WRP_Sector_3 c<> P OB_WRP_Sector_4 b<> P OB_WRP_Sector_5 a<> P OB_WRP_Sector_6 `<60> P OB_WRP_Sector_7 _<> P OB_WRP_Sector_8 ^<5E> P OB_WRP_Sector_9 ]<5D> P OB_WRP_Sector_10 3<> P OB_WRP_Sector_11 2<> P OB_WRP_Sector_12 1<> P OB_WRP_Sector_13 0<> P OB_WRP_Sector_14 /<2F> P OB_WRP_Sector_15 .<2E> P OB_WRP_Sector_16 -<2D> P OB_WRP_Sector_17 ,<2C> P OB_WRP_Sector_18 +<2B> P OB_WRP_Sector_19 *<2A> P OB_WRP_Sector_20 2<> P OB_WRP_Sector_21 1<> P OB_WRP_Sector_22 0<> P OB_WRP_Sector_23 /<2F> P OB_WRP_Sector_All y<> P
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|||
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IS_OB_WRP <00><> P OB_PcROP_Disable <04> P OB_PcROP_Enable s<> P IS_OB_PCROP_SELECT <19> P OB_PCROP_Sector_0 <00><> P OB_PCROP_Sector_1 <00><> P OB_PCROP_Sector_2 <00><> P OB_PCROP_Sector_3 <00><> P OB_PCROP_Sector_4 <00><> P OB_PCROP_Sector_5 <00><> P OB_PCROP_Sector_6 <00><> P OB_PCROP_Sector_7 <00><> P OB_PCROP_Sector_8 <00><> P OB_PCROP_Sector_9 <00><> P OB_PCROP_Sector_10 <00><> P OB_PCROP_Sector_11 <00><> P OB_PCROP_Sector_12 <00><> P OB_PCROP_Sector_13 <00><> P OB_PCROP_Sector_14 <00><> P OB_PCROP_Sector_15 <00><> P OB_PCROP_Sector_16 <00><> P OB_PCROP_Sector_17 <00><> P OB_PCROP_Sector_18 <00><> P OB_PCROP_Sector_19 <00><> P OB_PCROP_Sector_20 <00><> P OB_PCROP_Sector_21 <00><> P OB_PCROP_Sector_22 <00><> P OB_PCROP_Sector_23 <00><> P OB_PCROP_Sector_All <00><> P IS_OB_PCROP F<> P OB_RDP_Level_0 <00><> P OB_RDP_Level_1 <00><> P
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IS_OB_RDP <00><> P OB_IWDG_SW <00><> P OB_IWDG_HW <00><> P IS_OB_IWDG_SOURCE c<> P OB_STOP_NoRST f<> P OB_STOP_RST '<27> P IS_OB_STOP_SOURCE H<> P OB_STDBY_NoRST $<24> P
OB_STDBY_RST <00><> P IS_OB_STDBY_SOURCE <06> P OB_BOR_LEVEL3 <00><> P OB_BOR_LEVEL2 <00><> P OB_BOR_LEVEL1 <00><> P OB_BOR_OFF <00><> P
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|||
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IS_OB_BOR <00><> P OB_Dual_BootEnabled <00><> P OB_Dual_BootDisabled "<22> P IS_OB_BOOT <00><> P
FLASH_IT_EOP <06> P
FLASH_IT_ERR <01> P IS_FLASH_IT P<> P FLASH_FLAG_EOP <00><> P FLASH_FLAG_OPERR <00><> P FLASH_FLAG_WRPERR <00><> P FLASH_FLAG_PGAERR <00><> P FLASH_FLAG_PGPERR <00><> P FLASH_FLAG_PGSERR <00><> P FLASH_FLAG_RDERR <00><> P FLASH_FLAG_BSY {<7B> P IS_FLASH_CLEAR_FLAG <00><> P IS_FLASH_GET_FLAG <00><> P FLASH_PSIZE_BYTE <00><> P FLASH_PSIZE_HALF_WORD 4<> P FLASH_PSIZE_WORD <00><> P FLASH_PSIZE_DOUBLE_WORD <00><> P CR_PSIZE_MASK <00><> P RDP_KEY <00><> P FLASH_KEY1 <00><> P FLASH_KEY2 <00><> P FLASH_OPT_KEY1 v<> P FLASH_OPT_KEY2 u<> P ACR_BYTE0_ADDRESS <00><> P OPTCR_BYTE0_ADDRESS <00><> P OPTCR_BYTE1_ADDRESS <00><> P OPTCR_BYTE2_ADDRESS <00><> P OPTCR_BYTE3_ADDRESS <00><> P OPTCR1_BYTE2_ADDRESS <00><> ,
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FLASH_Latency (<28> FLASH_SetLatency <00><> ," NewState <00><> FLASH_PrefetchBufferCmd N<> ," NewState <00><>" FLASH_InstructionCacheCmd _<> ," NewState <00><> FLASH_DataCacheCmd <00><>$ FLASH_InstructionCacheReset l<> FLASH_DataCacheReset <00><>
FLASH_Unlock <00><> FLASH_Lock ~<7E> ,
|
|||
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FLASH_Sector <00><> ,
VoltageRange <0F> FLASH_EraseSector <00><> ,
VoltageRange <0F> FLASH_EraseAllSectors <05> ,
VoltageRange <0F># FLASH_EraseAllBank1Sectors N<> ,
VoltageRange <0F># FLASH_EraseAllBank2Sectors M<> ,
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Address <0B>
,( Data ;<3B> FLASH_ProgramDoubleWord <1E> ,
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Address <0B>
,
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Data ]<5D> FLASH_ProgramWord <00><> ,
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Address <0B>
, Data [<5B> FLASH_ProgramHalfWord <02> ,
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Address <0B>
, Data d<> FLASH_ProgramByte <00><> FLASH_OB_Unlock <00><> FLASH_OB_Lock <00><> ,
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OB_WRP <00><> ," NewState <00><> FLASH_OB_WRPConfig <00><> ,
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OB_WRP <00><> ," NewState <00><> FLASH_OB_WRP1Config <00><> , OB_PcROP B<>& FLASH_OB_PCROPSelectionConfig q<> ,
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OB_PCROP [<5B> ," NewState <00><> FLASH_OB_PCROPConfig )<29> ,
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OB_PCROP [<5B> ," NewState <00><> FLASH_OB_PCROP1Config <00><> , OB_RDP <04> FLASH_OB_RDPConfig <00><> , OB_IWDG <00><> , OB_STOP <00><> , OB_STDBY `<60> FLASH_OB_UserConfig <10> , OB_BOR <07> FLASH_OB_BORConfig <00><> , OB_BOOT <00><> FLASH_OB_BootConfig <1B> FLASH_OB_Launch <00><> FLASH_OB_GetUser L<> FLASH_OB_GetWRP <00><> FLASH_OB_GetWRP1 <00><> FLASH_OB_GetPCROP e<> FLASH_OB_GetPCROP1 2<> FLASH_OB_GetRDP <07> FLASH_OB_GetBOR
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<EFBFBD> ,
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FLASH_IT e<> ," NewState <00><> FLASH_ITConfig <0C> ,
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FLASH_FLAG <00><> FLASH_GetFlagStatus <00><> ,
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FLASH_FLAG <00><> FLASH_ClearFlag <00><> FLASH_GetStatus Y<># FLASH_WaitForLastOperation <00><> P __STM32F4xx_GPIO_H <00><> P IS_GPIO_ALL_PERIPH <1E>
GPIO_Mode_IN <00><> GPIO_Mode_OUT y<>
GPIO_Mode_AF <00><>
GPIO_Mode_AN <00><> GPIOMode_TypeDef <1D> P
IS_GPIO_MODE <05> GPIO_OType_PP e<> GPIO_OType_OD r<> GPIOOType_TypeDef <00><> P IS_GPIO_OTYPE <00><> GPIO_Low_Speed <00><> GPIO_Medium_Speed <00><> GPIO_Fast_Speed s<> GPIO_High_Speed <00><> GPIOSpeed_TypeDef <00><> P GPIO_Speed_2MHz <00><> P GPIO_Speed_25MHz W<> P GPIO_Speed_50MHz Y<> P GPIO_Speed_100MHz +<2B> P IS_GPIO_SPEED <00><> GPIO_PuPd_NOPULL <00><>
GPIO_PuPd_UP <00><> GPIO_PuPd_DOWN C<> GPIOPuPd_TypeDef )<29> P
IS_GPIO_PUPD <00><>
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Bit_RESET <00><> Bit_SET <00><>
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BitAction r<> P IS_GPIO_BIT_ACTION "<22> 8
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<unnamed> Q<>
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" <04>< GPIO_Pin <09> "" <01><
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GPIO_Mode <00><> "" <01>< GPIO_Speed &<26> "" <01>< GPIO_OType &<26> "" <01><
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GPIO_PuPd <00><> GPIO_InitTypeDef <0E> P GPIO_Pin_0 s<> P GPIO_Pin_1 r<> P GPIO_Pin_2 q<> P GPIO_Pin_3 p<> P GPIO_Pin_4 o<> P GPIO_Pin_5 n<> P GPIO_Pin_6 m<> P GPIO_Pin_7 l<> P GPIO_Pin_8 k<> P GPIO_Pin_9 j<> P GPIO_Pin_10 @<40> P GPIO_Pin_11 ?<3F> P GPIO_Pin_12 ><3E> P GPIO_Pin_13 =<3D> P GPIO_Pin_14 <<3C> P GPIO_Pin_15 ;<3B> P
GPIO_Pin_All <00><> P GPIO_PIN_MASK <00><> P IS_GPIO_PIN E<> P IS_GET_GPIO_PIN <00><> P GPIO_PinSource0 W<> P GPIO_PinSource1 V<> P GPIO_PinSource2 U<> P GPIO_PinSource3 T<> P GPIO_PinSource4 S<> P GPIO_PinSource5 R<> P GPIO_PinSource6 Q<> P GPIO_PinSource7 P<> P GPIO_PinSource8 O<> P GPIO_PinSource9 N<> P GPIO_PinSource10 $<24> P GPIO_PinSource11 #<23> P GPIO_PinSource12 "<22> P GPIO_PinSource13 !<21> P GPIO_PinSource14 <20> P GPIO_PinSource15 <1F> P IS_GPIO_PIN_SOURCE <07> P GPIO_AF_RTC_50Hz <00><> P GPIO_AF_MCO b<> P GPIO_AF_TAMPER r<> P GPIO_AF_SWJ M<> P GPIO_AF_TRACE <00><> P
GPIO_AF_TIM1 $<24> P
GPIO_AF_TIM2 #<23> P
GPIO_AF_TIM3 "<22> P
GPIO_AF_TIM4 !<21> P
GPIO_AF_TIM5 <20> P
GPIO_AF_TIM8 <1D> P
GPIO_AF_TIM9 <1C> P GPIO_AF_TIM10 <00><> P GPIO_AF_TIM11 <00><> P
GPIO_AF_I2C1 P<> P
GPIO_AF_I2C2 O<> P
GPIO_AF_I2C3 N<> P
GPIO_AF_SPI1 "<22> P
GPIO_AF_SPI2 !<21> P GPIO_AF5_SPI3 <00><> P
GPIO_AF_SPI4 <1F> P
GPIO_AF_SPI5 <1E> P
GPIO_AF_SPI6 <1D> P
GPIO_AF_SPI3 <20> P GPIO_AF6_SPI2 <00><> P GPIO_AF6_SPI4 <00><> P GPIO_AF6_SPI5 <00><> P
GPIO_AF_SAI1 1<> P GPIO_AF_USART1 {<7B> P GPIO_AF_USART2 z<> P GPIO_AF_USART3 y<> P GPIO_AF7_SPI3 <00><> P GPIO_AF_I2S3ext <00><> P GPIO_AF_UART4 <00><> P GPIO_AF_UART5 <00><> P GPIO_AF_USART6 v<> P GPIO_AF_UART7 <00><> P GPIO_AF_UART8 <00><> P
GPIO_AF_CAN1 <<3C> P
GPIO_AF_CAN2 ;<3B> P GPIO_AF_TIM12 <00><> P GPIO_AF_TIM13 <00><> P GPIO_AF_TIM14 <00><> P GPIO_AF9_I2C2 <14> P GPIO_AF9_I2C3 <13> P GPIO_AF_OTG_FS Y<> P GPIO_AF_OTG_HS W<> P GPIO_AF_ETH `<60> P
GPIO_AF_FSMC <16> P GPIO_AF_OTG_HS_FS Y<> P
GPIO_AF_SDIO <10> P
GPIO_AF_DCMI "<22> P
GPIO_AF_LTDC <18> P GPIO_AF_EVENTOUT <00><> P IS_GPIO_AF <00><> P GPIO_Mode_AIN g<> P GPIO_AF_OTG1_FS &<26> P GPIO_AF_OTG2_HS #<23> P GPIO_AF_OTG2_FS %<25> , GPIOx <20> GPIO_DeInit <07> , GPIOx <20> , GPIO_InitStruct <0C>
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GPIO_Init <00><> , GPIO_InitStruct <0C> GPIO_StructInit #<23> , GPIOx <20> , GPIO_Pin <18> GPIO_PinLockConfig 0<> , GPIOx <20> , GPIO_Pin <18> GPIO_ReadInputDataBit <0B> , GPIOx <20> GPIO_ReadInputData 0<> , GPIOx <20> , GPIO_Pin <18> GPIO_ReadOutputDataBit <00><> , GPIOx <20> GPIO_ReadOutputData <00><> , GPIOx <20> , GPIO_Pin <18>
GPIO_SetBits <00><> , GPIOx <20> , GPIO_Pin <18> GPIO_ResetBits <00><> , GPIOx <20> , GPIO_Pin <18> ," BitVal |<7C> GPIO_WriteBit <16> , GPIOx <20> , PortVal <07> GPIO_Write ;<3B> , GPIOx <20> , GPIO_Pin <18> GPIO_ToggleBits H<> , GPIOx <20> , GPIO_PinSource <00><> , GPIO_AF <00><> GPIO_PinAFConfig 6<> P __STM32F4xx_I2C_H d<> 8
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<unnamed> Q<>
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" <04>=I2C_ClockSpeed <00><> " <02>= I2C_Mode <09> " <02>=I2C_DutyCycle <00><> " <02>=I2C_OwnAddress1 U<> " <02>=I2C_Ack <00><>" " <02>=I2C_AcknowledgedAddress <00><> I2C_InitTypeDef <00><> P IS_I2C_ALL_PERIPH <00><> P IS_I2C_DIGITAL_FILTER f<> P
I2C_Mode_I2C <00><> P I2C_Mode_SMBusDevice <00><> P I2C_Mode_SMBusHost ><3E> P IS_I2C_MODE x<> P I2C_DutyCycle_16_9 <00><> P I2C_DutyCycle_2 i<> P IS_I2C_DUTY_CYCLE |<7C> P I2C_Ack_Enable <00><> P I2C_Ack_Disable n<> P IS_I2C_ACK_STATE <00><>" P I2C_Direction_Transmitter <00><> P I2C_Direction_Receiver M<> P IS_I2C_DIRECTION <00><>% P I2C_AcknowledgedAddress_7bit <13>& P I2C_AcknowledgedAddress_10bit <00><># P IS_I2C_ACKNOWLEDGE_ADDRESS <00><> P I2C_Register_CR1 $<24> P I2C_Register_CR2 #<23> P I2C_Register_OAR1 <00><> P I2C_Register_OAR2 <00><> P I2C_Register_DR V<> P I2C_Register_SR1 <14> P I2C_Register_SR2 <13> P I2C_Register_CCR <12> P I2C_Register_TRISE _<> P IS_I2C_REGISTER 0<> P I2C_NACKPosition_Next <14>! P I2C_NACKPosition_Current <00><> P IS_I2C_NACK_POSITION <00><> P I2C_SMBusAlert_Low 7<> P I2C_SMBusAlert_High <00><> P IS_I2C_SMBUS_ALERT .<2E> P I2C_PECPosition_Next [<5B> P I2C_PECPosition_Current <11> P IS_I2C_PEC_POSITION <00><> P I2C_IT_BUF <00><> P I2C_IT_EVT <00><> P I2C_IT_ERR <00><> P IS_I2C_CONFIG_IT <00><> P I2C_IT_SMBALERT :<3A> P I2C_IT_TIMEOUT o<> P I2C_IT_PECERR <00><> P I2C_IT_OVR <00><> P
|
|||
|
|
I2C_IT_AF <19> P I2C_IT_ARLO n<> P I2C_IT_BERR q<> P I2C_IT_TXE <00><> P I2C_IT_RXNE _<> P
I2C_IT_STOPF <0E> P
I2C_IT_ADD10 p<> P I2C_IT_BTF <00><> P I2C_IT_ADDR <00><> P
|
|||
|
|
I2C_IT_SB <0B> P IS_I2C_CLEAR_IT 2<> P IS_I2C_GET_IT <00><> P I2C_FLAG_DUALF <00><> P I2C_FLAG_SMBHOST <00><> P I2C_FLAG_SMBDEFAULT (<28> P I2C_FLAG_GENCALL <1F> P
I2C_FLAG_TRA 6<> P I2C_FLAG_BUSY <00><> P
I2C_FLAG_MSL 1<> P I2C_FLAG_SMBALERT <00><> P I2C_FLAG_TIMEOUT <00><> P I2C_FLAG_PECERR V<> P
I2C_FLAG_OVR &<26> P I2C_FLAG_AF <00><> P I2C_FLAG_ARLO <00><> P I2C_FLAG_BERR <00><> P
I2C_FLAG_TXE ,<2C> P I2C_FLAG_RXNE <00><> P I2C_FLAG_STOPF <00><> P I2C_FLAG_ADD10 <00><> P
I2C_FLAG_BTF A<> P I2C_FLAG_ADDR <00> P I2C_FLAG_SB <00><> P IS_I2C_CLEAR_FLAG <00><> P IS_I2C_GET_FLAG <<3C>% P I2C_EVENT_MASTER_MODE_SELECT &<26>3 P +I2C_EVENT_MASTER_TRANSMITTER_MODE_SELECTED <00><>0 P (I2C_EVENT_MASTER_RECEIVER_MODE_SELECTED <00><>( P I2C_EVENT_MASTER_MODE_ADDRESS10 y<>' P I2C_EVENT_MASTER_BYTE_RECEIVED <00><>+ P #I2C_EVENT_MASTER_BYTE_TRANSMITTING '<27>* P "I2C_EVENT_MASTER_BYTE_TRANSMITTED ~<7E>1 P )I2C_EVENT_SLAVE_RECEIVER_ADDRESS_MATCHED <00><>4 P ,I2C_EVENT_SLAVE_TRANSMITTER_ADDRESS_MATCHED <00><>7 P /I2C_EVENT_SLAVE_RECEIVER_SECONDADDRESS_MATCHED <00><>: P 2I2C_EVENT_SLAVE_TRANSMITTER_SECONDADDRESS_MATCHED <00><>3 P +I2C_EVENT_SLAVE_GENERALCALLADDRESS_MATCHED *<2A>& P I2C_EVENT_SLAVE_BYTE_RECEIVED <00><>& P I2C_EVENT_SLAVE_STOP_DETECTED <00><>) P !I2C_EVENT_SLAVE_BYTE_TRANSMITTED <00><>* P "I2C_EVENT_SLAVE_BYTE_TRANSMITTING z<>$ P I2C_EVENT_SLAVE_ACK_FAILURE <00><> P
IS_I2C_EVENT <19> P IS_I2C_OWN_ADDRESS1 <03> P IS_I2C_CLOCK_SPEED S<>
, I2Cx <00><> I2C_DeInit z<>
, I2Cx <00><> , I2C_InitStruct <> I2C_Init '<27> , I2C_InitStruct <> I2C_StructInit <00><>
, I2Cx <00><> ," NewState <00><> I2C_Cmd <00><>
, I2Cx <00><> , I2C_DigitalFilter z<> I2C_DigitalFilterConfig #<23>
, I2Cx <00><> ," NewState <00><> I2C_AnalogFilterCmd <00><>
, I2Cx <00><> ," NewState <00><> I2C_GenerateSTART <00><>
, I2Cx <00><> ," NewState <00><> I2C_GenerateSTOP :<3A>
, I2Cx <00><> , Address <12> , I2C_Direction <0E> I2C_Send7bitAddress <00><>
, I2Cx <00><> ," NewState <00><> I2C_AcknowledgeConfig <00><>
, I2Cx <00><> , Address <12> I2C_OwnAddress2Config <1F>
, I2Cx <00><> ," NewState <00><> I2C_DualAddressCmd G<>
, I2Cx <00><> ," NewState <00><> I2C_GeneralCallCmd Y<>
, I2Cx <00><> ," NewState <00><> I2C_SoftwareResetCmd A<>
, I2Cx <00><> ," NewState <00><> I2C_StretchClockCmd <00><>
, I2Cx <00><> , I2C_DutyCycle <10>$ I2C_FastModeDutyCycleConfig <00><>
, I2Cx <00><> , I2C_NACKPosition .<2E> I2C_NACKPositionConfig <00><>
, I2Cx <00><> , I2C_SMBusAlert <00><> I2C_SMBusAlertConfig <00><>
, I2Cx <00><> ," NewState <00><> I2C_ARPCmd <00><>
, I2Cx <00><>
, Data d<>
I2C_SendData <00><>
, I2Cx <00><> I2C_ReceiveData p<>
, I2Cx <00><> ," NewState <00><> I2C_TransmitPEC <00><>
, I2Cx <00><> , I2C_PECPosition u<> I2C_PECPositionConfig <1E>
, I2Cx <00><> ," NewState <00><> I2C_CalculatePEC E<>
, I2Cx <00><> I2C_GetPEC <00><>
, I2Cx <00><> ," NewState <00><> I2C_DMACmd <00><>
, I2Cx <00><> ," NewState <00><> I2C_DMALastTransferCmd <00><>
, I2Cx <00><> ,
I2C_Register l<> I2C_ReadRegister <00><>
, I2Cx <00><> , I2C_IT <17> ," NewState <00><>
I2C_ITConfig <00><>
, I2Cx <00><> ,
|
|||
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I2C_EVENT .<2E> I2C_CheckEvent <00><>
, I2Cx <00><> I2C_GetLastEvent <00><>
, I2Cx <00><> ,
|
|||
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I2C_FLAG <00><> I2C_GetFlagStatus <00><>
, I2Cx <00><> ,
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I2C_FLAG <00><> I2C_ClearFlag P<>
, I2Cx <00><> ,
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|||
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I2C_IT <19> I2C_GetITStatus l<>
, I2Cx <00><> ,
|
|||
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|
I2C_IT <19> I2C_ClearITPendingBit 9<> P __STM32F4xx_IWDG_H <00><> P IWDG_WriteAccess_Enable <10>! P IWDG_WriteAccess_Disable <00><> P IS_IWDG_WRITE_ACCESS <00><> P IWDG_Prescaler_4 <00><> P IWDG_Prescaler_8 <00><> P IWDG_Prescaler_16 <00><> P IWDG_Prescaler_32 <00><> P IWDG_Prescaler_64 <00><> P IWDG_Prescaler_128 <00><> P IWDG_Prescaler_256 <00><> P IS_IWDG_PRESCALER <00><> P IWDG_FLAG_PVU <00><> P IWDG_FLAG_RVU <00><> P
IS_IWDG_FLAG <14> P IS_IWDG_RELOAD s<> , IWDG_WriteAccess <00><> IWDG_WriteAccessCmd <00><> , IWDG_Prescaler <00><> IWDG_SetPrescaler o<> , Reload z<> IWDG_SetReload <00><> IWDG_ReloadCounter <03> IWDG_Enable <01> ,
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IWDG_FLAG '<27> IWDG_GetFlagStatus <1C> P __STM32F4xx_PWR_H )<29> P PWR_PVDLevel_0 <00><> P PWR_PVDLevel_1 <00><> P PWR_PVDLevel_2 <00><> P PWR_PVDLevel_3 <00><> P PWR_PVDLevel_4 <00><> P PWR_PVDLevel_5 <00><> P PWR_PVDLevel_6 <00><> P PWR_PVDLevel_7 <00><> P IS_PWR_PVD_LEVEL <00><> P PWR_MainRegulator_ON <15>! P PWR_LowPowerRegulator_ON S<> P PWR_Regulator_ON <00><> P PWR_Regulator_LowPower <00><> P IS_PWR_REGULATOR <00><>( P PWR_MainRegulator_UnderDrive_ON <00><>, P $PWR_LowPowerRegulator_UnderDrive_ON <00><>$ P IS_PWR_REGULATOR_UNDERDRIVE 6<> P PWR_STOPEntry_WFI <00><> P PWR_STOPEntry_WFE <00><> P IS_PWR_STOP_ENTRY <1F>% P PWR_Regulator_Voltage_Scale1 <00><>% P PWR_Regulator_Voltage_Scale2 <00><>% P PWR_Regulator_Voltage_Scale3 <00><>! P IS_PWR_REGULATOR_VOLTAGE "<22> P PWR_FLAG_WU 8<> P PWR_FLAG_SB O<> P PWR_FLAG_PVDO <00><> P
PWR_FLAG_BRR <00><> P PWR_FLAG_VOSRDY <00><> P PWR_FLAG_ODRDY \<5C> P PWR_FLAG_ODSWRDY <00><> P PWR_FLAG_UDRDY V<> P PWR_FLAG_REGRDY <0F> P IS_PWR_GET_FLAG <01> P IS_PWR_CLEAR_FLAG v<> PWR_DeInit ?<3F> ," NewState <00><> PWR_BackupAccessCmd <00><> ,
|
|||
|
|
PWR_PVDLevel <00><> PWR_PVDLevelConfig 4<> ," NewState <00><> PWR_PVDCmd ~<7E> ," NewState <00><> PWR_WakeUpPinCmd <00><> ," NewState <00><> PWR_BackupRegulatorCmd E<> ,
|
|||
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|
PWR_Regulator_Voltage w<>$ PWR_MainRegulatorModeConfig E<> ," NewState <00><> PWR_OverDriveCmd <00><> ," NewState <00><> PWR_OverDriveSWCmd <18> ," NewState <00><> PWR_UnderDriveCmd b<> ," NewState <00><>' PWR_MainRegulatorLowVoltageCmd <02> ," NewState <00><>& PWR_LowRegulatorLowVoltageCmd W<> ," NewState <00><> PWR_FlashPowerDownCmd <00><> ,
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|||
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|
PWR_Regulator <00><> , PWR_STOPEntry <1C> PWR_EnterSTOPMode <00><> ,
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PWR_Regulator <00><> , PWR_STOPEntry <1C>$ PWR_EnterUnderDriveSTOPMode <00><> PWR_EnterSTANDBYMode <00><> ,
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PWR_FLAG ]<5D> PWR_GetFlagStatus P<> ,
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PWR_FLAG ]<5D> PWR_ClearFlag <15> P __STM32F4xx_RCC_H J<> 8
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<unnamed> Q<>
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" <04>@SYSCLK_Frequency <00><>
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" <04>@HCLK_Frequency <00><>
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" <04>@PCLK1_Frequency {<7B>
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" <04>@PCLK2_Frequency z<> RCC_ClocksTypeDef <00><> P RCC_HSE_OFF d<> P RCC_HSE_ON <00><> P RCC_HSE_Bypass <00><> P IS_RCC_HSE <00><> P RCC_LSE_LOWPOWER_MODE $<24> P RCC_LSE_HIGHDRIVE_MODE <07> P IS_RCC_LSE_MODE <13> P RCC_PLLSource_HSI <00><> P RCC_PLLSource_HSE <00><> P IS_RCC_PLL_SOURCE _<> P IS_RCC_PLLM_VALUE f<> P IS_RCC_PLLN_VALUE e<> P IS_RCC_PLLP_VALUE c<> P IS_RCC_PLLQ_VALUE b<> P IS_RCC_PLLI2SN_VALUE <00><> P IS_RCC_PLLI2SR_VALUE <00><> P IS_RCC_PLLI2SM_VALUE <00><> P IS_RCC_PLLI2SQ_VALUE <00><> P IS_RCC_PLLSAIN_VALUE <00><> P IS_RCC_PLLSAIQ_VALUE <> P IS_RCC_PLLSAIR_VALUE ~<7E>! P IS_RCC_PLLSAI_DIVQ_VALUE 5<>! P IS_RCC_PLLI2S_DIVQ_VALUE D<> P RCC_PLLSAIDivR_Div2 <00><> P RCC_PLLSAIDivR_Div4 ~<7E> P RCC_PLLSAIDivR_Div8 z<> P RCC_PLLSAIDivR_Div16 I<>! P IS_RCC_PLLSAI_DIVR_VALUE 4<> P RCC_SYSCLKSource_HSI <00><> P RCC_SYSCLKSource_HSE <00><> P RCC_SYSCLKSource_PLLCLK <00><> P IS_RCC_SYSCLK_SOURCE h<> P RCC_SYSCLK_Div1 <00><> P RCC_SYSCLK_Div2 <00><> P RCC_SYSCLK_Div4 <00><> P RCC_SYSCLK_Div8 <00><> P RCC_SYSCLK_Div16 <00><> P RCC_SYSCLK_Div64 <00><> P RCC_SYSCLK_Div128 |<7C> P RCC_SYSCLK_Div256 z<> P RCC_SYSCLK_Div512 <> P IS_RCC_HCLK a<> P RCC_HCLK_Div1 <00><> P RCC_HCLK_Div2 <00><> P RCC_HCLK_Div4 <00><> P RCC_HCLK_Div8 <00><> P RCC_HCLK_Div16 m<> P IS_RCC_PCLK Y<> P RCC_IT_LSIRDY <00><> P RCC_IT_LSERDY <00><> P RCC_IT_HSIRDY <00><> P RCC_IT_HSERDY <00><> P RCC_IT_PLLRDY <00><> P RCC_IT_PLLI2SRDY <00><> P RCC_IT_PLLSAIRDY <00><> P RCC_IT_CSS <00><> P
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|||
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IS_RCC_IT <00><> P IS_RCC_GET_IT <00><> P IS_RCC_CLEAR_IT <18> P RCC_LSE_OFF `<60> P RCC_LSE_ON <00><> P RCC_LSE_Bypass <00><> P IS_RCC_LSE <00><> P RCC_RTCCLKSource_LSE <00><> P RCC_RTCCLKSource_LSI <00><>" P RCC_RTCCLKSource_HSE_Div2 ;<3B>" P RCC_RTCCLKSource_HSE_Div3 :<3A>" P RCC_RTCCLKSource_HSE_Div4 9<>" P RCC_RTCCLKSource_HSE_Div5 8<>" P RCC_RTCCLKSource_HSE_Div6 7<>" P RCC_RTCCLKSource_HSE_Div7 6<>" P RCC_RTCCLKSource_HSE_Div8 5<>" P RCC_RTCCLKSource_HSE_Div9 4<># P RCC_RTCCLKSource_HSE_Div10
|
|||
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<EFBFBD># P RCC_RTCCLKSource_HSE_Div11 <09># P RCC_RTCCLKSource_HSE_Div12 <08># P RCC_RTCCLKSource_HSE_Div13 <07># P RCC_RTCCLKSource_HSE_Div14 <06># P RCC_RTCCLKSource_HSE_Div15 <05># P RCC_RTCCLKSource_HSE_Div16 <04># P RCC_RTCCLKSource_HSE_Div17 <03># P RCC_RTCCLKSource_HSE_Div18 <02># P RCC_RTCCLKSource_HSE_Div19 <01># P RCC_RTCCLKSource_HSE_Div20 <09># P RCC_RTCCLKSource_HSE_Div21 <08># P RCC_RTCCLKSource_HSE_Div22 <07># P RCC_RTCCLKSource_HSE_Div23 <06># P RCC_RTCCLKSource_HSE_Div24 <05># P RCC_RTCCLKSource_HSE_Div25 <04># P RCC_RTCCLKSource_HSE_Div26 <03># P RCC_RTCCLKSource_HSE_Div27 <02># P RCC_RTCCLKSource_HSE_Div28 <01># P RCC_RTCCLKSource_HSE_Div29 <00># P RCC_RTCCLKSource_HSE_Div30 <08># P RCC_RTCCLKSource_HSE_Div31 <07> P IS_RCC_RTCCLK_SOURCE ~<7E>! P RCC_I2S2CLKSource_PLLI2S <04> P RCC_I2S2CLKSource_Ext <00><> P IS_RCC_I2SCLK_SOURCE <00><>! P RCC_SAIACLKSource_PLLSAI <00><>! P RCC_SAIACLKSource_PLLI2S <00><> P RCC_SAIACLKSource_Ext q<> P IS_RCC_SAIACLK_SOURCE G<>! P RCC_SAIBCLKSource_PLLSAI <00><>! P RCC_SAIBCLKSource_PLLI2S <00><> P RCC_SAIBCLKSource_Ext p<> P IS_RCC_SAIBCLK_SOURCE F<>! P RCC_TIMPrescDesactivated <00><> P RCC_TIMPrescActivated <00><> P IS_RCC_TIMCLK_PRESCALER <00><> P RCC_AHB1Periph_GPIOA 9<> P RCC_AHB1Periph_GPIOB 8<> P RCC_AHB1Periph_GPIOC 7<> P RCC_AHB1Periph_GPIOD 6<> P RCC_AHB1Periph_GPIOE 5<> P RCC_AHB1Periph_GPIOF 4<> P RCC_AHB1Periph_GPIOG 3<> P RCC_AHB1Periph_GPIOH 2<> P RCC_AHB1Periph_GPIOI 1<> P RCC_AHB1Periph_GPIOJ 0<> P RCC_AHB1Periph_GPIOK /<2F> P RCC_AHB1Periph_CRC <00><> P RCC_AHB1Periph_FLITF 4<> P RCC_AHB1Periph_SRAM1 E<> P RCC_AHB1Periph_SRAM2 D<> P RCC_AHB1Periph_BKPSRAM <00><> P RCC_AHB1Periph_SRAM3 C<>$ P RCC_AHB1Periph_CCMDATARAMEN ;<3B> P RCC_AHB1Periph_DMA1 <00><> P RCC_AHB1Periph_DMA2 <00><> P RCC_AHB1Periph_DMA2D a<> P RCC_AHB1Periph_ETH_MAC <00><>" P RCC_AHB1Periph_ETH_MAC_Tx c<>" P RCC_AHB1Periph_ETH_MAC_Rx e<># P RCC_AHB1Periph_ETH_MAC_PTP 9<> P RCC_AHB1Periph_OTG_HS <00><># P RCC_AHB1Periph_OTG_HS_ULPI <20>! P IS_RCC_AHB1_CLOCK_PERIPH {<7B>! P IS_RCC_AHB1_RESET_PERIPH d<>" P IS_RCC_AHB1_LPMODE_PERIPH $<24> P RCC_AHB2Periph_DCMI <00><> P RCC_AHB2Periph_CRYP l<> P RCC_AHB2Periph_HASH <00><> P RCC_AHB2Periph_RNG <00><> P RCC_AHB2Periph_OTG_FS <00><> P IS_RCC_AHB2_PERIPH Q<> P RCC_AHB3Periph_FSMC <00><> P IS_RCC_AHB3_PERIPH P<> P RCC_APB1Periph_TIM2 <00><> P RCC_APB1Periph_TIM3 <00><> P RCC_APB1Periph_TIM4 <00><> P RCC_APB1Periph_TIM5 <00><> P RCC_APB1Periph_TIM6 <00><> P RCC_APB1Periph_TIM7 <00><> P RCC_APB1Periph_TIM12 T<> P RCC_APB1Periph_TIM13 S<> P RCC_APB1Periph_TIM14 R<> P RCC_APB1Periph_WWDG j<> P RCC_APB1Periph_SPI2 <00><> P RCC_APB1Periph_SPI3 <00><> P RCC_APB1Periph_USART2 <00><> P RCC_APB1Periph_USART3 <00><> P RCC_APB1Periph_UART4 1<> P RCC_APB1Periph_UART5 0<> P RCC_APB1Periph_I2C1 <00><> P RCC_APB1Periph_I2C2 <00><> P RCC_APB1Periph_I2C3 <00><> P RCC_APB1Periph_CAN1 <00><> P RCC_APB1Periph_CAN2 <00><> P RCC_APB1Periph_PWR <00><> P RCC_APB1Periph_DAC <00><> P RCC_APB1Periph_UART7 .<2E> P RCC_APB1Periph_UART8 -<2D> P IS_RCC_APB1_PERIPH J<> P RCC_APB2Periph_TIM1 <00><> P RCC_APB2Periph_TIM8 <00><> P RCC_APB2Periph_USART1 <00><> P RCC_APB2Periph_USART6 <00><> P RCC_APB2Periph_ADC <00><> P RCC_APB2Periph_ADC1 <00><> P RCC_APB2Periph_ADC2 <00><> P RCC_APB2Periph_ADC3 <00><> P RCC_APB2Periph_SDIO s<> P RCC_APB2Periph_SPI1 <00><> P RCC_APB2Periph_SPI4 <00><> P RCC_APB2Periph_SYSCFG <00><> P RCC_APB2Periph_TIM9 <> P RCC_APB2Periph_TIM10 U<> P RCC_APB2Periph_TIM11 T<> P RCC_APB2Periph_SPI5 <00><> P RCC_APB2Periph_SPI6 <00><> P RCC_APB2Periph_SAI1 <00><> P RCC_APB2Periph_LTDC {<7B> P IS_RCC_APB2_PERIPH I<>! P IS_RCC_APB2_RESET_PERIPH [<5B> P RCC_MCO1Source_HSI <00><> P RCC_MCO1Source_LSE
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RCC_PLLSource 5<>
,
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PLLM <00><>
,
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PLLN <00><>
,
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PLLP <00><>
,
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PLLQ <00><> RCC_PLLConfig Y<> ," NewState <00><> RCC_PLLCmd <00><> ,
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|
PLLI2SN <00><> ,
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|||
|
|
PLLI2SR <00><> RCC_PLLI2SConfig <00><> ," NewState <00><> RCC_PLLI2SCmd <00><> ,
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|
PLLSAIN <00><> ,
|
|||
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|
PLLSAIQ <00><> ,
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|||
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PLLSAIR <00><> RCC_PLLSAIConfig v<> ," NewState <00><> RCC_PLLSAICmd <00><> ," NewState <00><># RCC_ClockSecuritySystemCmd <00><> ,
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|
RCC_MCO1Source <0B> ,
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RCC_MCO1Div _<> RCC_MCO1Config /<2F> ,
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RCC_MCO2Source
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<EFBFBD> ,
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RCC_MCO2Div ^<5E> RCC_MCO2Config .<2E> ,
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RCC_SYSCLKSource ><3E> RCC_SYSCLKConfig b<> RCC_GetSYSCLKSource !<21> ,
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RCC_SYSCLK <00><> RCC_HCLKConfig <1D> ,
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RCC_HCLK v<> RCC_PCLK1Config <00><> ,
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RCC_HCLK v<> RCC_PCLK2Config <00><> , RCC_Clocks '<27> RCC_GetClocksFreq <00><> ,
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RCC_RTCCLKSource T<> RCC_RTCCLKConfig x<> ," NewState <00><> RCC_RTCCLKCmd <00><> ," NewState <00><> RCC_BackupResetCmd <20> ,
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|||
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RCC_I2SCLKSource o<> RCC_I2SCLKConfig <00><> ,
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RCC_PLLI2SDivQ b<>" RCC_SAIPLLI2SClkDivConfig Y<> ,
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RCC_PLLSAIDivQ S<>" RCC_SAIPLLSAIClkDivConfig J<> ,
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RCC_SAIBlockACLKSource (<28> RCC_SAIBlockACLKConfig L<> ,
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RCC_SAIBlockBCLKSource '<27> RCC_SAIBlockBCLKConfig K<> ,
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RCC_PLLSAIDivR R<> RCC_LTDCCLKDivConfig <0F> ,
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RCC_TIMCLKPrescaler <1D> RCC_TIMCLKPresConfig <00><> ,
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RCC_AHB1Periph (<28> ," NewState <00><> RCC_AHB1PeriphClockCmd !<21> ,
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RCC_AHB2Periph '<27> ," NewState <00><> RCC_AHB2PeriphClockCmd <20> ,
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|||
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|
RCC_AHB3Periph &<26> ," NewState <00><> RCC_AHB3PeriphClockCmd <1F> ,
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|||
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RCC_APB1Periph <20> ," NewState <00><> RCC_APB1PeriphClockCmd <19> ,
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|||
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|
RCC_APB2Periph <1F> ," NewState <00><> RCC_APB2PeriphClockCmd <18> ,
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|||
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|
RCC_AHB1Periph (<28> ," NewState <00><> RCC_AHB1PeriphResetCmd
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<EFBFBD> ,
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RCC_AHB2Periph '<27> ," NewState <00><> RCC_AHB2PeriphResetCmd <09> ,
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|
RCC_AHB3Periph &<26> ," NewState <00><> RCC_AHB3PeriphResetCmd <08> ,
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|||
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RCC_APB1Periph <20> ," NewState <00><> RCC_APB1PeriphResetCmd <02> ,
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RCC_APB2Periph <1F> ," NewState <00><> RCC_APB2PeriphResetCmd <01> ,
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|||
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|
RCC_AHB1Periph (<28> ," NewState <00><>% RCC_AHB1PeriphClockLPModeCmd <00><> ,
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RCC_AHB2Periph '<27> ," NewState <00><>% RCC_AHB2PeriphClockLPModeCmd <00><> ,
|
|||
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RCC_AHB3Periph &<26> ," NewState <00><>% RCC_AHB3PeriphClockLPModeCmd <00><> ,
|
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RCC_APB1Periph <20> ," NewState <00><>% RCC_APB1PeriphClockLPModeCmd <00><> ,
|
|||
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RCC_APB2Periph <1F> ," NewState <00><>% RCC_APB2PeriphClockLPModeCmd <00><>
, Mode Y<> RCC_LSEModeConfig <00><> , RCC_IT <06> ," NewState <00><>
RCC_ITConfig <00><> , RCC_FLAG <00><> RCC_GetFlagStatus q<> RCC_ClearFlag 6<> , RCC_IT <06> RCC_GetITStatus R<> , RCC_IT <06> RCC_ClearITPendingBit <1F> P __STM32F4xx_RTC_H 9<> 8
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<unnamed> Q<>
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" <04>BRTC_HourFormat )<29>
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" <04>BRTC_AsynchPrediv \<5C>
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" <04>BRTC_SynchPrediv <00><> RTC_InitTypeDef V<> 8
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<unnamed> Q<> " <01>B
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RTC_Hours +<2B> " <01>B RTC_Minutes S<> " <01>B RTC_Seconds i<> " <01>BRTC_H12 <00><> RTC_TimeTypeDef [<5B> 8
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|||
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<unnamed> Q<> " <01>B RTC_WeekDay <00><> " <01>B
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RTC_Month 0<> " <01>B RTC_Date <00><> " <01>B RTC_Year <00><> RTC_DateTypeDef l<> 8
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<unnamed> Q<> " <04>CRTC_AlarmTime <12>
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" <04>CRTC_AlarmMask '<27>"
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" <04>CRTC_AlarmDateWeekDaySel S<> " <01>CRTC_AlarmDateWeekDay <00><> RTC_AlarmTypeDef <00><> P RTC_HourFormat_24 <00><> P RTC_HourFormat_12 <00><> P IS_RTC_HOUR_FORMAT <00><> P IS_RTC_ASYNCH_PREDIV q<> P IS_RTC_SYNCH_PREDIV <00><> P IS_RTC_HOUR12 <00><> P IS_RTC_HOUR24 <00><> P IS_RTC_MINUTES G<> P IS_RTC_SECONDS ]<5D> P RTC_H12_AM <00><> P RTC_H12_PM <00><> P IS_RTC_H12 <00><> P IS_RTC_YEAR A<> P RTC_Month_January "<22> P RTC_Month_February <00><> P RTC_Month_March <15> P RTC_Month_April <08> P RTC_Month_May <00><> P RTC_Month_June p<> P RTC_Month_July ^<5E> P RTC_Month_August <00><> P RTC_Month_September Q<> P RTC_Month_October .<2E> P RTC_Month_November <00><> P RTC_Month_December <00><> P
IS_RTC_MONTH <00><> P IS_RTC_DATE T<> P RTC_Weekday_Monday <00><> P RTC_Weekday_Tuesday U<> P RTC_Weekday_Wednesday <00><> P RTC_Weekday_Thursday <00><> P RTC_Weekday_Friday <00><> P RTC_Weekday_Saturday <00><> P RTC_Weekday_Sunday <00><> P IS_RTC_WEEKDAY b<>' P IS_RTC_ALARM_DATE_WEEKDAY_DATE |<7C>* P "IS_RTC_ALARM_DATE_WEEKDAY_WEEKDAY <00><>% P RTC_AlarmDateWeekDaySel_Date 5<>( P RTC_AlarmDateWeekDaySel_WeekDay <03>& P IS_RTC_ALARM_DATE_WEEKDAY_SEL <00><> P RTC_AlarmMask_None <00><>" P RTC_AlarmMask_DateWeekDay Q<> P RTC_AlarmMask_Hours t<> P RTC_AlarmMask_Minutes <00><> P RTC_AlarmMask_Seconds <00><> P RTC_AlarmMask_All p<> P IS_ALARM_MASK <00><> P RTC_Alarm_A <00><> P RTC_Alarm_B <00><> P
IS_RTC_ALARM <03> P IS_RTC_CMD_ALARM <00><># P RTC_AlarmSubSecondMask_All <00><>& P RTC_AlarmSubSecondMask_SS14_1 P<>& P RTC_AlarmSubSecondMask_SS14_2 O<>& P RTC_AlarmSubSecondMask_SS14_3 N<>& P RTC_AlarmSubSecondMask_SS14_4 M<>& P RTC_AlarmSubSecondMask_SS14_5 L<>& P RTC_AlarmSubSecondMask_SS14_6 K<>& P RTC_AlarmSubSecondMask_SS14_7 J<>& P RTC_AlarmSubSecondMask_SS14_8 I<>& P RTC_AlarmSubSecondMask_SS14_9 H<>' P RTC_AlarmSubSecondMask_SS14_10 <1E>' P RTC_AlarmSubSecondMask_SS14_11 <1D>' P RTC_AlarmSubSecondMask_SS14_12 <1C>' P RTC_AlarmSubSecondMask_SS14_13 <1B>$ P RTC_AlarmSubSecondMask_SS14 <00><>$ P RTC_AlarmSubSecondMask_None _<>% P IS_RTC_ALARM_SUB_SECOND_MASK <00><>& P IS_RTC_ALARM_SUB_SECOND_VALUE <00><>% P RTC_WakeUpClock_RTCCLK_Div16 <07>$ P RTC_WakeUpClock_RTCCLK_Div8 8<>$ P RTC_WakeUpClock_RTCCLK_Div4 <<3C>$ P RTC_WakeUpClock_RTCCLK_Div2 ><3E>' P RTC_WakeUpClock_CK_SPRE_16bits <10>' P RTC_WakeUpClock_CK_SPRE_17bits <0F> P IS_RTC_WAKEUP_CLOCK <00><> P IS_RTC_WAKEUP_COUNTER <12>! P RTC_TimeStampEdge_Rising <>" P RTC_TimeStampEdge_Falling ,<2C> P IS_RTC_TIMESTAMP_EDGE 6<> P RTC_Output_Disable <00><> P RTC_Output_AlarmA C<> P RTC_Output_AlarmB B<> P RTC_Output_WakeUp $<24> P IS_RTC_OUTPUT }<7D> P RTC_OutputPolarity_High <00><> P RTC_OutputPolarity_Low <00><> P IS_RTC_OUTPUT_POL +<2B> P RTC_CalibSign_Positive 9<> P RTC_CalibSign_Negative Y<> P IS_RTC_CALIB_SIGN {<7B> P IS_RTC_CALIB_VALUE -<2D> P RTC_CalibOutput_512Hz 4<> P RTC_CalibOutput_1Hz <00><> P IS_RTC_CALIB_OUTPUT <00><>$ P RTC_SmoothCalibPeriod_32sec <00><>$ P RTC_SmoothCalibPeriod_16sec <00><># P RTC_SmoothCalibPeriod_8sec <00><># P IS_RTC_SMOOTH_CALIB_PERIOD <00><>& P RTC_SmoothCalibPlusPulses_Set I<>( P RTC_SmoothCalibPlusPulses_Reset n<>! P IS_RTC_SMOOTH_CALIB_PLUS !<21>" P IS_RTC_SMOOTH_CALIB_MINUS <00><>! P RTC_DayLightSaving_SUB1H <13>! P RTC_DayLightSaving_ADD1H 4<> P IS_RTC_DAYLIGHT_SAVING <00><>! P RTC_StoreOperation_Reset 3<> P RTC_StoreOperation_Set <0E> P IS_RTC_STORE_OPERATION <00><>% P RTC_TamperTrigger_RisingEdge <00><>& P RTC_TamperTrigger_FallingEdge {<7B># P RTC_TamperTrigger_LowLevel <00><>$ P RTC_TamperTrigger_HighLevel 9<> P IS_RTC_TAMPER_TRIGGER "<22>! P RTC_TamperFilter_Disable q<>! P RTC_TamperFilter_2Sample <00><>! P RTC_TamperFilter_4Sample <00><>! P RTC_TamperFilter_8Sample <00><> P IS_RTC_TAMPER_FILTER r<>/ P
|
|||
|
|
RTC_IT_TS <00><> P RTC_IT_WUT s<> P RTC_IT_ALRB P<> P RTC_IT_ALRA Q<> P RTC_IT_TAMP ?<3F> P
RTC_IT_TAMP1 <0C> P IS_RTC_CONFIG_IT <00><> P IS_RTC_GET_IT <00><> P IS_RTC_CLEAR_IT <07> P RTC_DigitalCalibConfig h<> P RTC_DigitalCalibCmd <00><> RTC_DeInit O<> , RTC_InitStruct T<> RTC_Init <00><> , RTC_InitStruct T<> RTC_StructInit k<> ," NewState <00><> RTC_WriteProtectionCmd .<2E> RTC_EnterInitMode g<> RTC_ExitInitMode <00><> RTC_WaitForSynchro <00><> ," NewState <00><> RTC_RefClockCmd e<> ," NewState <00><> RTC_BypassShadowCmd <00><> ,
|
|||
|
|
RTC_Format <1A> , RTC_TimeStruct Y<> RTC_SetTime <00><> , RTC_TimeStruct Y<> RTC_TimeStructInit <00><> ,
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|
RTC_Format <1A> , RTC_TimeStruct Y<> RTC_GetTime <00><> RTC_GetSubSecond <00><> ,
|
|||
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|
RTC_Format <1A> , RTC_DateStruct j<> RTC_SetDate <00><> , RTC_DateStruct j<> RTC_DateStructInit <00><> ,
|
|||
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RTC_Format <1A> , RTC_DateStruct j<> RTC_GetDate <00><> ,
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RTC_Format <1A> ,
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RTC_Alarm <00><> , RTC_AlarmStruct <00><>
RTC_SetAlarm o<> , RTC_AlarmStruct <00><> RTC_AlarmStructInit t<> ,
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RTC_Format <1A> ,
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RTC_Alarm <00><> , RTC_AlarmStruct <00><>
RTC_GetAlarm {<7B> ,
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RTC_Alarm <00><> ," NewState <00><>
RTC_AlarmCmd <00><> ,
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RTC_Alarm <00><> ,
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RTC_AlarmSubSecondValue <00><> ,
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RTC_AlarmSubSecondMask l<>! RTC_AlarmSubSecondConfig <00><> ,
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RTC_Alarm <00><> RTC_GetAlarmSubSecond <00><> ,
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RTC_WakeUpClock @<40> RTC_WakeUpClockConfig <00><> ,
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|||
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RTC_WakeUpCounter H<> RTC_SetWakeUpCounter <1F> RTC_GetWakeUpCounter +<2B> ," NewState <00><> RTC_WakeUpCmd %<25> ,
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|
RTC_DayLightSaving <00><> ,
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RTC_StoreOperation <00><>! RTC_DayLightSavingConfig <00><> RTC_GetStoreOperation <00><> ,
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RTC_Output <00><> ,
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RTC_OutputPolarity <00><> RTC_OutputConfig <00><> ,
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RTC_CalibSign <11> ,
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Value <00><> RTC_CoarseCalibConfig <00><> ," NewState <00><> RTC_CoarseCalibCmd 0<> ," NewState <00><> RTC_CalibOutputCmd <00><> ,
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RTC_CalibOutput
<0A> RTC_CalibOutputConfig <00><> ,
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RTC_SmoothCalibPeriod <00><>" ,
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RTC_SmoothCalibPlusPulses <00><>( ,
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RTC_SmouthCalibMinusPulsesValue y<> RTC_SmoothCalibConfig <00><> ,
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RTC_TimeStampEdge l<> ," NewState <00><> RTC_TimeStampCmd <00><> ,
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RTC_Format <1A> , RTC_StampTimeStruct J<> , RTC_StampDateStruct [<5B> RTC_GetTimeStamp <00><>" RTC_GetTimeStampSubSecond 4<> ,
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RTC_Tamper <1A> ,
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RTC_TamperTrigger 8<> RTC_TamperTriggerConfig <00><> ,
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RTC_Tamper <1A> ," NewState <00><> RTC_TamperCmd <09> ,
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RTC_TamperFilter <00><> RTC_TamperFilterConfig O<> ,
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RTC_TamperSamplingFreq 9<>% RTC_TamperSamplingFreqConfig <00><>$ ,
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|
RTC_TamperPrechargeDuration !<21>( RTC_TamperPinsPrechargeDuration <00><> ," NewState <00><>* "RTC_TimeStampOnTamperDetectionCmd <00><> ," NewState <00><> RTC_TamperPullUpCmd <00><> ,
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RTC_BKP_DR <00><>
,
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Data ]<5D> RTC_WriteBackupRegister <00><> ,
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RTC_BKP_DR <00><> RTC_ReadBackupRegister ]<5D> ,
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RTC_TamperPin <00><> RTC_TamperPinSelection ><3E> ,
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RTC_TimeStampPin <00><>" RTC_TimeStampPinSelection
<0A> ,
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RTC_OutputType H<> RTC_OutputTypeConfig <00><> ,
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RTC_ShiftAdd1S <00><> ,
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RTC_ShiftSubFS <00><> RTC_SynchroShiftConfig :<3A> ,
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RTC_IT <00><> ," NewState <00><>
RTC_ITConfig <00><> ,
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RTC_FLAG m<> RTC_GetFlagStatus `<60> ,
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RTC_FLAG m<> RTC_ClearFlag %<25> ,
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RTC_IT <00><> RTC_GetITStatus A<> ,
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RTC_IT <00><> RTC_ClearITPendingBit <0E> P __STM32F4xx_SDIO_H <00><> 8
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<unnamed> Q<>
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" <04>ESDIO_ClockEdge <00><>
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" <04>ESDIO_ClockBypass <00><>
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" <04>ESDIO_ClockPowerSave x<>
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" <04>E
SDIO_BusWide [<5B>#
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" <04>ESDIO_HardwareFlowControl O<> " <01>ESDIO_ClockDiv <04> SDIO_InitTypeDef <0E> 8
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<unnamed> Q<>
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" <04>ESDIO_Argument <00><>
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" <04>ESDIO_CmdIndex <00><>
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" <04>ESDIO_Response <00><>
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" <04>E
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SDIO_Wait w<>
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" <04>E
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SDIO_CPSM <00><> SDIO_CmdInitTypeDef <00><> 8
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<unnamed> Q<>
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" <04>ESDIO_DataTimeOut <00><>
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" <04>ESDIO_DataLength <1D>
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" <04>ESDIO_DataBlockSize <00><>
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" <04>ESDIO_TransferDir <00><>
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" <04>ESDIO_TransferMode +<2B>
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|
" <04>E
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SDIO_DPSM <00><> SDIO_DataInitTypeDef <00><> P SDIO_ClockEdge_Rising <00><> P SDIO_ClockEdge_Falling <00><> P IS_SDIO_CLOCK_EDGE ><3E>! P SDIO_ClockBypass_Disable <00><> P SDIO_ClockBypass_Enable <0B> P IS_SDIO_CLOCK_BYPASS }<7D>$ P SDIO_ClockPowerSave_Disable l<># P SDIO_ClockPowerSave_Enable <00><>! P IS_SDIO_CLOCK_POWER_SAVE ,<2C> P SDIO_BusWide_1b z<> P SDIO_BusWide_4b w<> P SDIO_BusWide_8b s<> P IS_SDIO_BUS_WIDE <00><>) P !SDIO_HardwareFlowControl_Disable C<>( P SDIO_HardwareFlowControl_Enable <00><>& P IS_SDIO_HARDWARE_FLOW_CONTROL <00><> P SDIO_PowerState_OFF <00><> P SDIO_PowerState_ON <0F> P IS_SDIO_POWER_STATE <00><> P SDIO_IT_CCRCFAIL <00><> P SDIO_IT_DCRCFAIL <00><> P SDIO_IT_CTIMEOUT <00><> P SDIO_IT_DTIMEOUT <00><> P SDIO_IT_TXUNDERR <00><> P SDIO_IT_RXOVERR <00><> P SDIO_IT_CMDREND &<26> P SDIO_IT_CMDSENT <15> P SDIO_IT_DATAEND 2<> P SDIO_IT_STBITERR <00><> P SDIO_IT_DBCKEND 8<> P SDIO_IT_CMDACT y<> P SDIO_IT_TXACT <00><> P SDIO_IT_RXACT <00><> P SDIO_IT_TXFIFOHE <00><> P SDIO_IT_RXFIFOHF <00><> P SDIO_IT_TXFIFOF
<0A> P SDIO_IT_RXFIFOF <0F> P SDIO_IT_TXFIFOE <0E> P SDIO_IT_RXFIFOE <10> P SDIO_IT_TXDAVL R<> P SDIO_IT_RXDAVL T<> P SDIO_IT_SDIOIT Y<> P SDIO_IT_CEATAEND <00><> P IS_SDIO_IT <00><> P IS_SDIO_CMD_INDEX u<> P SDIO_Response_No <00><> P SDIO_Response_Short Y<> P SDIO_Response_Long <00><> P IS_SDIO_RESPONSE <00><> P
SDIO_Wait_No t<> P
SDIO_Wait_IT <00><> P SDIO_Wait_Pend <00><> P
IS_SDIO_WAIT <00><> P SDIO_CPSM_Disable <00><> P SDIO_CPSM_Enable D<> P
IS_SDIO_CPSM <00><> P SDIO_RESP1 <00><> P SDIO_RESP2 <00><> P SDIO_RESP3 <00><> P SDIO_RESP4 <00><> P
IS_SDIO_RESP <00><> P IS_SDIO_DATA_LENGTH <00><> P SDIO_DataBlockSize_1b !<21> P SDIO_DataBlockSize_2b <20> P SDIO_DataBlockSize_4b <1E> P SDIO_DataBlockSize_8b <1A> P SDIO_DataBlockSize_16b <00><> P SDIO_DataBlockSize_32b <00><> P SDIO_DataBlockSize_64b <00><> P SDIO_DataBlockSize_128b <00><> P SDIO_DataBlockSize_256b <00><> P SDIO_DataBlockSize_512b <00><>! P SDIO_DataBlockSize_1024b <00><>! P SDIO_DataBlockSize_2048b ~<7E>! P SDIO_DataBlockSize_4096b y<>! P SDIO_DataBlockSize_8192b x<>" P SDIO_DataBlockSize_16384b D<> P IS_SDIO_BLOCK_SIZE <19> P SDIO_TransferDir_ToCard <0F> P SDIO_TransferDir_ToSDIO Z<> P IS_SDIO_TRANSFER_DIR w<> P SDIO_TransferMode_Block <00><>! P SDIO_TransferMode_Stream x<> P IS_SDIO_TRANSFER_MODE /<2F> P SDIO_DPSM_Disable <00><> P SDIO_DPSM_Enable C<> P
IS_SDIO_DPSM <00><> P SDIO_FLAG_CCRCFAIL i<> P SDIO_FLAG_DCRCFAIL h<> P SDIO_FLAG_CTIMEOUT 6<> P SDIO_FLAG_DTIMEOUT 5<> P SDIO_FLAG_TXUNDERR $<24> P SDIO_FLAG_RXOVERR j<> P SDIO_FLAG_CMDREND <00><> P SDIO_FLAG_CMDSENT <00><> P SDIO_FLAG_DATAEND <00><> P SDIO_FLAG_STBITERR 1<> P SDIO_FLAG_DBCKEND <00><> P SDIO_FLAG_CMDACT <00><> P SDIO_FLAG_TXACT "<22> P SDIO_FLAG_RXACT $<24> P SDIO_FLAG_TXFIFOHE C<> P SDIO_FLAG_RXFIFOHF D<> P SDIO_FLAG_TXFIFOF <00><> P SDIO_FLAG_RXFIFOF <00><> P SDIO_FLAG_TXFIFOE <00><> P SDIO_FLAG_RXFIFOE <00><> P SDIO_FLAG_TXDAVL <00><> P SDIO_FLAG_RXDAVL <00><> P SDIO_FLAG_SDIOIT <00><> P SDIO_FLAG_CEATAEND k<> P
IS_SDIO_FLAG <10> P IS_SDIO_CLEAR_FLAG ><3E> P IS_SDIO_GET_IT J<> P IS_SDIO_CLEAR_IT <00><> P SDIO_ReadWaitMode_DATA2 <00><> P SDIO_ReadWaitMode_CLK D<> P IS_SDIO_READWAIT_MODE C<> SDIO_DeInit <07> , SDIO_InitStruct <0C>
|
|||
|
|
SDIO_Init <00><> , SDIO_InitStruct <0C> SDIO_StructInit #<23> ," NewState <00><> SDIO_ClockCmd @<40> ,
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|||
|
|
SDIO_PowerState %<25> SDIO_SetPowerState <00><> SDIO_GetPowerState <08> , SDIO_CmdInitStruct <00><> SDIO_SendCommand <00><> , SDIO_CmdInitStruct <00><> SDIO_CmdStructInit <09> SDIO_GetCommandResponse <00><> ,
|
|||
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|||
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|
SDIO_RESP <05> SDIO_GetResponse <00><> , SDIO_DataInitStruct <00><> SDIO_DataConfig l<> , SDIO_DataInitStruct <00><> SDIO_DataStructInit <00><> SDIO_GetDataCounter <00><> SDIO_ReadData J<>
,
|
|||
|
|
Data ]<5D> SDIO_WriteData <00><> SDIO_GetFIFOCount <00><> ," NewState <00><> SDIO_StartSDIOReadWait <00><> ," NewState <00><> SDIO_StopSDIOReadWait J<> ,
|
|||
|
|
SDIO_ReadWaitMode <00><>! SDIO_SetSDIOReadWaitMode 9<> ," NewState <00><> SDIO_SetSDIOOperation $<24> ," NewState <00><> SDIO_SendSDIOSuspendCmd }<7D> ," NewState <00><>" SDIO_CommandCompletionCmd ;<3B> ," NewState <00><> SDIO_CEATAITCmd -<2D> ," NewState <00><> SDIO_SendCEATACmd <<3C> ," NewState <00><> SDIO_DMACmd ^<5E> ,
|
|||
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|
SDIO_IT <00><> ," NewState <00><> SDIO_ITConfig M<> ,
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SDIO_FLAG %<25> SDIO_GetFlagStatus <18> ,
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SDIO_FLAG %<25> SDIO_ClearFlag <00><> ,
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|||
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SDIO_IT <00><> SDIO_GetITStatus <00><> ,
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|||
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SDIO_IT <00><> SDIO_ClearITPendingBit <00><> P __STM32F4xx_SPI_H 6<> 8
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|||
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<unnamed> Q<> " <02>GSPI_Direction <00><> " <02>G SPI_Mode <0B> " <02>G
SPI_DataSize s<> " <02>G SPI_CPOL b<> " <02>G SPI_CPHA t<> " <02>GSPI_NSS <00><> " <02>GSPI_BaudRatePrescaler <00><> " <02>G
SPI_FirstBit a<> " <02>GSPI_CRCPolynomial <00><> SPI_InitTypeDef S<> 8
|
|||
|
|
<unnamed> Q<> " <02>G I2S_Mode <1E> " <02>G
I2S_Standard j<> " <02>GI2S_DataFormat <00><> " <02>GI2S_MCLKOutput <00><>
|
|||
|
|
" <04>GI2S_AudioFreq <1B> " <02>G I2S_CPOL u<> I2S_InitTypeDef q<> P IS_SPI_ALL_PERIPH c<> P IS_SPI_ALL_PERIPH_EXT <0B> P IS_SPI_23_PERIPH <00><> P IS_SPI_23_PERIPH_EXT <00><> P IS_I2S_EXT_PERIPH i<>( P SPI_Direction_2Lines_FullDuplex <00><>$ P SPI_Direction_2Lines_RxOnly R<> P SPI_Direction_1Line_Rx r<> P SPI_Direction_1Line_Tx p<> P IS_SPI_DIRECTION_MODE 6<> P SPI_Mode_Master <12> P SPI_Mode_Slave <00><> P IS_SPI_MODE J<> P SPI_DataSize_16b #<23> P SPI_DataSize_8b T<> P IS_SPI_DATASIZE <12> P
SPI_CPOL_Low <00><> P SPI_CPOL_High Y<> P IS_SPI_CPOL A<> P SPI_CPHA_1Edge C<> P SPI_CPHA_2Edge B<> P IS_SPI_CPHA S<> P
SPI_NSS_Soft y<> P
SPI_NSS_Hard <00><> P IS_SPI_NSS }<7D> P SPI_BaudRatePrescaler_2 <18> P SPI_BaudRatePrescaler_4 <16> P SPI_BaudRatePrescaler_8 <12>! P SPI_BaudRatePrescaler_16 <00><>! P SPI_BaudRatePrescaler_32 <00><>! P SPI_BaudRatePrescaler_64 <00><>" P SPI_BaudRatePrescaler_128 <00><>" P SPI_BaudRatePrescaler_256 <00><>" P IS_SPI_BAUDRATE_PRESCALER <0B> P SPI_FirstBit_MSB <00><> P SPI_FirstBit_LSB <00><> P IS_SPI_FIRST_BIT <00><> P I2S_Mode_SlaveTx <00><> P I2S_Mode_SlaveRx <00><> P I2S_Mode_MasterTx `<60> P I2S_Mode_MasterRx b<> P IS_I2S_MODE h<> P I2S_Standard_Phillips <00><> P I2S_Standard_MSB <0C> P I2S_Standard_LSB
<0A> P I2S_Standard_PCMShort <00><> P I2S_Standard_PCMLong v<> P IS_I2S_STANDARD 4<> P I2S_DataFormat_16b o<># P I2S_DataFormat_16bextended <0E> P I2S_DataFormat_24b p<> P I2S_DataFormat_32b q<> P IS_I2S_DATA_FORMAT =<3D> P I2S_MCLKOutput_Enable <16> P I2S_MCLKOutput_Disable <00><> P IS_I2S_MCLK_OUTPUT <08> P I2S_AudioFreq_192k <00><> P I2S_AudioFreq_96k <00><> P I2S_AudioFreq_48k <00><> P I2S_AudioFreq_44k <00><> P I2S_AudioFreq_32k <00><> P I2S_AudioFreq_22k <00><> P I2S_AudioFreq_16k <00><> P I2S_AudioFreq_11k <00><> P I2S_AudioFreq_8k <00><> P I2S_AudioFreq_Default <00><> P IS_I2S_AUDIO_FREQ <00><> P
I2S_CPOL_Low <00><> P I2S_CPOL_High w<> P IS_I2S_CPOL _<> P SPI_I2S_DMAReq_Tx <0C> P SPI_I2S_DMAReq_Rx <0E> P IS_SPI_I2S_DMAREQ |<7C> P SPI_NSSInternalSoft_Set <00><>" P SPI_NSSInternalSoft_Reset <1F> P IS_SPI_NSS_INTERNAL <00><> P SPI_CRC_Tx i<> P SPI_CRC_Rx k<> P IS_SPI_CRC <00><> P SPI_Direction_Rx <00><> P SPI_Direction_Tx <00><> P IS_SPI_DIRECTION <00><> P SPI_I2S_IT_TXE J<> P SPI_I2S_IT_RXNE <00><> P SPI_I2S_IT_ERR R<> P I2S_IT_UDR <00><> P SPI_I2S_IT_TIFRFE u<> P IS_SPI_I2S_CONFIG_IT ~<7E> P SPI_I2S_IT_OVR D<> P SPI_IT_MODF H<> P SPI_IT_CRCERR <00><> P IS_SPI_I2S_CLEAR_IT <00><> P IS_SPI_I2S_GET_IT Z<> P SPI_I2S_FLAG_RXNE {<7B> P SPI_I2S_FLAG_TXE <00><> P I2S_FLAG_CHSIDE W<> P
I2S_FLAG_UDR "<22> P SPI_FLAG_CRCERR (<28> P SPI_FLAG_MODF <00><> P SPI_I2S_FLAG_OVR <00><> P SPI_I2S_FLAG_BSY <00><> P SPI_I2S_FLAG_TIFRFE <00><> P IS_SPI_I2S_CLEAR_FLAG N<> P IS_SPI_I2S_GET_FLAG <00><> P IS_SPI_CRC_POLYNOMIAL <20> P SPI_DMAReq_Tx A<> P SPI_DMAReq_Rx C<> P SPI_IT_TXE <> P SPI_IT_RXNE 1<> P SPI_IT_ERR <00><> P SPI_IT_OVR y<> P SPI_FLAG_RXNE <00><> P
SPI_FLAG_TXE <00><> P
SPI_FLAG_OVR <00><> P
SPI_FLAG_BSY <01> P SPI_DeInit /<2F> P
SPI_ITConfig u<> P SPI_DMACmd <00><> P
SPI_SendData d<> P SPI_ReceiveData %<25> P SPI_GetFlagStatus @<40> P SPI_ClearFlag <05> P SPI_GetITStatus !<21> P SPI_ClearITPendingBit <00><>
, SPIx e<> SPI_I2S_DeInit <17>
, SPIx e<> , SPI_InitStruct Q<> SPI_Init <00><>
, SPIx e<> , I2S_InitStruct o<> I2S_Init <17> , SPI_InitStruct Q<> SPI_StructInit h<> , I2S_InitStruct o<> I2S_StructInit <00><>
, SPIx e<> ," NewState <00><> SPI_Cmd {<7B>
, SPIx e<> ," NewState <00><> I2S_Cmd <00><>
, SPIx e<> ,
SPI_DataSize e<> SPI_DataSizeConfig <0E>
, SPIx e<> , SPI_Direction
|
|||
|
|
SYSCFG_ETH_MediaInterface <00><>( SYSCFG_ETH_MediaInterfaceConfig u<> ," NewState <00><># SYSCFG_CompensationCellCmd <02>) !SYSCFG_GetCompensationCellStatus f<> P __STM32F4xx_TIM_H 8<> 8
|
|||
|
|
<unnamed> Q<> " <02>ITIM_Prescaler <00><> " <02>ITIM_CounterMode <12>
|
|||
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" <04>I TIM_Period <20> " <02>ITIM_ClockDivision B<> " <01>ITIM_RepetitionCounter q<> TIM_TimeBaseInitTypeDef ;<3B> 8
|
|||
|
|
<unnamed> Q<> " <02>I TIM_OCMode c<> " <02>ITIM_OutputState <00><> " <02>ITIM_OutputNState <00><>
|
|||
|
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" <04>I
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|||
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TIM_Pulse u<> " <02>ITIM_OCPolarity <00><> " <02>ITIM_OCNPolarity <<3C> " <02>ITIM_OCIdleState _<> " <02>ITIM_OCNIdleState <0F> TIM_OCInitTypeDef <00><> 8
|
|||
|
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<unnamed> Q<> " <02>I TIM_Channel <00><> " <02>ITIM_ICPolarity <00><> " <02>ITIM_ICSelection 4<> " <02>ITIM_ICPrescaler 9<> " <02>I
TIM_ICFilter z<> TIM_ICInitTypeDef <00><> 8
|
|||
|
|
<unnamed> Q<> " <02>ITIM_OSSRState <1B> " <02>ITIM_OSSIState $<24> " <02>ITIM_LOCKLevel B<> " <02>I
TIM_DeadTime h<> " <02>I
|
|||
|
|
TIM_Break <00><> " <02>ITIM_BreakPolarity "<22> " <02>ITIM_AutomaticOutput <1F> TIM_BDTRInitTypeDef !<21> P IS_TIM_ALL_PERIPH e<> P IS_TIM_LIST1_PERIPH <00><> P IS_TIM_LIST2_PERIPH <00><> P IS_TIM_LIST3_PERIPH <00><> P IS_TIM_LIST4_PERIPH <00><> P IS_TIM_LIST5_PERIPH <00><> P IS_TIM_LIST6_PERIPH <00><> P TIM_OCMode_Timing <00><> P TIM_OCMode_Active <00><> P TIM_OCMode_Inactive <00><> P TIM_OCMode_Toggle <00><> P TIM_OCMode_PWM1 <00><> P TIM_OCMode_PWM2 <00><> P IS_TIM_OC_MODE U<> P IS_TIM_OCM <00><> P TIM_OPMode_Single {<7B> P TIM_OPMode_Repetitive <00><> P IS_TIM_OPM_MODE <00><> P TIM_Channel_1 <1F> P TIM_Channel_2 <1E> P TIM_Channel_3 <1D> P TIM_Channel_4 <1C> P IS_TIM_CHANNEL r<> P IS_TIM_PWMI_CHANNEL <00><>% P IS_TIM_COMPLEMENTARY_CHANNEL <17> P
TIM_CKD_DIV1 %<25> P
TIM_CKD_DIV2 $<24> P
TIM_CKD_DIV4 "<22> P IS_TIM_CKD_DIV W<> P TIM_CounterMode_Up <00><> P TIM_CounterMode_Down <00><>' P TIM_CounterMode_CenterAligned1 <<3C>' P TIM_CounterMode_CenterAligned2 ;<3B>' P TIM_CounterMode_CenterAligned3 :<3A> P IS_TIM_COUNTER_MODE <00><> P TIM_OCPolarity_High <00><> P TIM_OCPolarity_Low <00><> P IS_TIM_OC_POLARITY <00><> P TIM_OCNPolarity_High G<> P TIM_OCNPolarity_Low <00><> P IS_TIM_OCN_POLARITY <00><> P TIM_OutputState_Disable <00><> P TIM_OutputState_Enable <1E> P IS_TIM_OUTPUT_STATE <00><>! P TIM_OutputNState_Disable _<> P TIM_OutputNState_Enable <00><> P IS_TIM_OUTPUTN_STATE @<40> P TIM_CCx_Enable <00><> P TIM_CCx_Disable S<> P IS_TIM_CCX <00><> P TIM_CCxN_Enable r<> P TIM_CCxN_Disable <03> P IS_TIM_CCXN E<> P TIM_Break_Enable <00><> P TIM_Break_Disable h<> P IS_TIM_BREAK_STATE <1E> P TIM_BreakPolarity_Low <00><> P TIM_BreakPolarity_High ><3E> P IS_TIM_BREAK_POLARITY %<25># P TIM_AutomaticOutput_Enable p<>$ P TIM_AutomaticOutput_Disable <01>& P IS_TIM_AUTOMATIC_OUTPUT_STATE v<> P TIM_LOCKLevel_OFF <05> P TIM_LOCKLevel_1 <00><> P TIM_LOCKLevel_2 <00><> P TIM_LOCKLevel_3 <00><> P IS_TIM_LOCK_LEVEL e<> P TIM_OSSIState_Enable u<> P TIM_OSSIState_Disable <06> P IS_TIM_OSSI_STATE G<> P TIM_OSSRState_Enable l<> P TIM_OSSRState_Disable <00><> P IS_TIM_OSSR_STATE ><3E> P TIM_OCIdleState_Set <00><> P TIM_OCIdleState_Reset <00><> P IS_TIM_OCIDLE_STATE <00><> P TIM_OCNIdleState_Set p<> P TIM_OCNIdleState_Reset <00><> P IS_TIM_OCNIDLE_STATE <00><> P TIM_ICPolarity_Rising <00><> P TIM_ICPolarity_Falling Z<> P TIM_ICPolarity_BothEdge <13> P IS_TIM_IC_POLARITY <04>! P TIM_ICSelection_DirectTI <00><># P TIM_ICSelection_IndirectTI <00><> P TIM_ICSelection_TRC <00><> P IS_TIM_IC_SELECTION <00><> P TIM_ICPSC_DIV1 <00><> P TIM_ICPSC_DIV2 <00><> P TIM_ICPSC_DIV4 ~<7E> P TIM_ICPSC_DIV8 z<> P IS_TIM_IC_PRESCALER <00><> P TIM_IT_Update <09> P TIM_IT_CC1 <00><> P TIM_IT_CC2 <00><> P TIM_IT_CC3 <00><> P TIM_IT_CC4 <00><> P TIM_IT_COM <00><> P TIM_IT_Trigger <00><> P
TIM_IT_Break <00><> P
|
|||
|
|
IS_TIM_IT <00><> P IS_TIM_GET_IT <00><> P TIM_DMABase_CR1 <00><> P TIM_DMABase_CR2 <00><> P TIM_DMABase_SMCR <00><> P TIM_DMABase_DIER <00><> P TIM_DMABase_SR <15> P TIM_DMABase_EGR <00><> P TIM_DMABase_CCMR1 ^<5E> P TIM_DMABase_CCMR2 ]<5D> P TIM_DMABase_CCER <00><> P TIM_DMABase_CNT <00><> P TIM_DMABase_PSC <00><> P TIM_DMABase_ARR <00><> P TIM_DMABase_RCR <00><> P TIM_DMABase_CCR1 <00><> P TIM_DMABase_CCR2 <00><> P TIM_DMABase_CCR3 <00><> P TIM_DMABase_CCR4 <00><> P TIM_DMABase_BDTR <00><> P TIM_DMABase_DCR <00><> P TIM_DMABase_OR <19> P IS_TIM_DMA_BASE <1D>% P TIM_DMABurstLength_1Transfer 1<>& P TIM_DMABurstLength_2Transfers <00><>& P TIM_DMABurstLength_3Transfers <00><>& P TIM_DMABurstLength_4Transfers <00><>& P TIM_DMABurstLength_5Transfers <00><>& P TIM_DMABurstLength_6Transfers <00><>& P TIM_DMABurstLength_7Transfers <00><>& P TIM_DMABurstLength_8Transfers <00><>& P TIM_DMABurstLength_9Transfers <00><>' P TIM_DMABurstLength_10Transfers <00><>' P TIM_DMABurstLength_11Transfers <00><>' P TIM_DMABurstLength_12Transfers <00><>' P TIM_DMABurstLength_13Transfers <00><>' P TIM_DMABurstLength_14Transfers <00><>' P TIM_DMABurstLength_15Transfers <00><>' P TIM_DMABurstLength_16Transfers <00><>' P TIM_DMABurstLength_17Transfers <00><>' P TIM_DMABurstLength_18Transfers <00><> P IS_TIM_DMA_LENGTH r<> P TIM_DMA_Update <00><> P TIM_DMA_CC1 <00><> P TIM_DMA_CC2 <00><> P TIM_DMA_CC3 <00><> P TIM_DMA_CC4 <00><> P TIM_DMA_COM \<5C> P TIM_DMA_Trigger _<> P IS_TIM_DMA_SOURCE c<> P TIM_ExtTRGPSC_OFF "<22> P TIM_ExtTRGPSC_DIV2 <00><> P TIM_ExtTRGPSC_DIV4 <00><> P TIM_ExtTRGPSC_DIV8 <00><> P IS_TIM_EXT_PRESCALER n<> P TIM_TS_ITR0 G<> P TIM_TS_ITR1 F<> P TIM_TS_ITR2 E<> P TIM_TS_ITR3 D<> P TIM_TS_TI1F_ED d<> P TIM_TS_TI1FP1 <00><> P TIM_TS_TI2FP2 <00><> P TIM_TS_ETRF 5<>! P IS_TIM_TRIGGER_SELECTION ><3E>* P "IS_TIM_INTERNAL_TRIGGER_SELECTION p<>& P TIM_TIxExternalCLK1Source_TI1 G<>& P TIM_TIxExternalCLK1Source_TI2 F<>( P TIM_TIxExternalCLK1Source_TI1ED <00><>$ P TIM_ExtTRGPolarity_Inverted :<3A>' P TIM_ExtTRGPolarity_NonInverted <09> P IS_TIM_EXT_POLARITY <00><>! P TIM_PSCReloadMode_Update <00><>$ P TIM_PSCReloadMode_Immediate <00><> P IS_TIM_PRESCALER_RELOAD <00><> P TIM_ForcedAction_Active <00><>" P TIM_ForcedAction_InActive -<2D> P IS_TIM_FORCED_ACTION <00><> P TIM_EncoderMode_TI1 <00><> P TIM_EncoderMode_TI2 <00><> P TIM_EncoderMode_TI12 <00><> P IS_TIM_ENCODER_MODE <00><> P TIM_EventSource_Update !<21> P TIM_EventSource_CC1 <00><> P TIM_EventSource_CC2 <00><> P TIM_EventSource_CC3 <00><> P TIM_EventSource_CC4 <00><> P TIM_EventSource_COM <00><> P TIM_EventSource_Trigger <00><> P TIM_EventSource_Break <00><> P IS_TIM_EVENT_SOURCE <00><> P TIM_UpdateSource_Global <00><>! P TIM_UpdateSource_Regular M<> P IS_TIM_UPDATE_SOURCE l<> P TIM_OCPreload_Enable [<5B> P TIM_OCPreload_Disable <00><> P IS_TIM_OCPRELOAD_STATE <00><> P TIM_OCFast_Enable <00><> P TIM_OCFast_Disable +<2B> P IS_TIM_OCFAST_STATE <00><> P TIM_OCClear_Enable ?<3F> P TIM_OCClear_Disable <00><> P IS_TIM_OCCLEAR_STATE <00><> P TIM_TRGOSource_Reset K<> P TIM_TRGOSource_Enable <05> P TIM_TRGOSource_Update <00><> P TIM_TRGOSource_OC1 <00><> P TIM_TRGOSource_OC1Ref l<> P TIM_TRGOSource_OC2Ref k<> P TIM_TRGOSource_OC3Ref j<> P TIM_TRGOSource_OC4Ref i<> P IS_TIM_TRGO_SOURCE <00><> P TIM_SlaveMode_Reset z<> P TIM_SlaveMode_Gated <00><> P TIM_SlaveMode_Trigger <00><> P TIM_SlaveMode_External1 <01> P IS_TIM_SLAVE_MODE f<># P TIM_MasterSlaveMode_Enable <00><>$ P TIM_MasterSlaveMode_Disable M<> P IS_TIM_MSM_STATE <00><> P TIM2_TIM8_TRGO w<> P
TIM2_ETH_PTP <04> P TIM2_USBFS_SOF j<> P TIM2_USBHS_SOF h<> P
|
|||
|
|
TIM5_GPIO <0C> P TIM5_LSI U<> P TIM5_LSE Y<> P TIM5_RTC T<> P TIM11_GPIO <00><> P
|
|||
|
|
TIM11_HSE .<2E> P
IS_TIM_REMAP <00><> P TIM_FLAG_Update <00><> P
TIM_FLAG_CC1 :<3A> P
TIM_FLAG_CC2 9<> P
TIM_FLAG_CC3 8<> P
TIM_FLAG_CC4 7<> P
TIM_FLAG_COM <12> P TIM_FLAG_Trigger <15> P TIM_FLAG_Break <08> P TIM_FLAG_CC1OF <00><> P TIM_FLAG_CC2OF <00><> P TIM_FLAG_CC3OF <00><> P TIM_FLAG_CC4OF <00><> P IS_TIM_GET_FLAG <10> P IS_TIM_IC_FILTER <00><> P IS_TIM_EXT_FILTER O<>! P TIM_DMABurstLength_1Byte <00><>" P TIM_DMABurstLength_2Bytes t<>" P TIM_DMABurstLength_3Bytes s<>" P TIM_DMABurstLength_4Bytes r<>" P TIM_DMABurstLength_5Bytes q<>" P TIM_DMABurstLength_6Bytes p<>" P TIM_DMABurstLength_7Bytes o<>" P TIM_DMABurstLength_8Bytes n<>" P TIM_DMABurstLength_9Bytes m<># P TIM_DMABurstLength_10Bytes C<># P TIM_DMABurstLength_11Bytes B<># P TIM_DMABurstLength_12Bytes A<># P TIM_DMABurstLength_13Bytes @<40># P TIM_DMABurstLength_14Bytes ?<3F># P TIM_DMABurstLength_15Bytes ><3E># P TIM_DMABurstLength_16Bytes =<3D># P TIM_DMABurstLength_17Bytes <<3C># P TIM_DMABurstLength_18Bytes ;<3B>
, TIMx g<> TIM_DeInit N<>
, TIMx g<> , TIM_TimeBaseInitStruct 9<> TIM_TimeBaseInit <00><> , TIM_TimeBaseInitStruct 9<> TIM_TimeBaseStructInit P<>
, TIMx g<> ,
|
|||
|
|
Prescaler *<2A> , TIM_PSCReloadMode <00><> TIM_PrescalerConfig <00><>
, TIMx g<> , TIM_CounterMode <11> TIM_CounterModeConfig <00><>
, TIMx g<> ,
|
|||
|
|
Counter <00><> TIM_SetCounter w<>
, TIMx g<> ,
|
|||
|
|
Autoreload <00><> TIM_SetAutoreload A<>
, TIMx g<> TIM_GetCounter <00><>
, TIMx g<> TIM_GetPrescaler <00><>
, TIMx g<> ," NewState <00><> TIM_UpdateDisableConfig <04>
, TIMx g<> , TIM_UpdateSource <00><> TIM_UpdateRequestConfig <00><>
, TIMx g<> ," NewState <00><> TIM_ARRPreloadConfig u<>
, TIMx g<> , TIM_OPMode \<5C> TIM_SelectOnePulseMode c<>
, TIMx g<> , TIM_CKD <00><> TIM_SetClockDivision <1A>
, TIMx g<> ," NewState <00><> TIM_Cmd }<7D>
, TIMx g<> , TIM_OCInitStruct <00><> TIM_OC1Init 2<>
, TIMx g<> , TIM_OCInitStruct <00><> TIM_OC2Init 1<>
, TIMx g<> , TIM_OCInitStruct <00><> TIM_OC3Init 0<>
, TIMx g<> , TIM_OCInitStruct <00><> TIM_OC4Init /<2F> , TIM_OCInitStruct <00><> TIM_OCStructInit <00><>
, TIMx g<> , TIM_Channel <00><> , TIM_OCMode i<> TIM_SelectOCxM <00><>
, TIMx g<> ,
|
|||
|
|
Compare1 <00><> TIM_SetCompare1 ]<5D>
, TIMx g<> ,
|
|||
|
|
Compare2 <00><> TIM_SetCompare2 \<5C>
, TIMx g<> ,
|
|||
|
|
Compare3 <00><> TIM_SetCompare3 [<5B>
, TIMx g<> ,
|
|||
|
|
Compare4 <00><> TIM_SetCompare4 Z<>
, TIMx g<> , TIM_ForcedAction <00><> TIM_ForcedOC1Config
<0A>
, TIMx g<> , TIM_ForcedAction <00><> TIM_ForcedOC2Config <0C>
, TIMx g<> , TIM_ForcedAction <00><> TIM_ForcedOC3Config <0B>
, TIMx g<> , TIM_ForcedAction <00><> TIM_ForcedOC4Config
|
|||
|
|
<EFBFBD>
, TIMx g<> , TIM_OCPreload !<21> TIM_OC1PreloadConfig <00><>
, TIMx g<> , TIM_OCPreload !<21> TIM_OC2PreloadConfig <00><>
, TIMx g<> , TIM_OCPreload !<21> TIM_OC3PreloadConfig <00><>
, TIMx g<> , TIM_OCPreload !<21> TIM_OC4PreloadConfig <00><>
, TIMx g<> , TIM_OCFast `<60> TIM_OC1FastConfig <00><>
, TIMx g<> , TIM_OCFast `<60> TIM_OC2FastConfig <00><>
, TIMx g<> , TIM_OCFast `<60> TIM_OC3FastConfig <00><>
, TIMx g<> , TIM_OCFast `<60> TIM_OC4FastConfig <00><>
, TIMx g<> , TIM_OCClear <05> TIM_ClearOC1Ref <00><>
, TIMx g<> , TIM_OCClear <05> TIM_ClearOC2Ref <00><>
, TIMx g<> , TIM_OCClear <05> TIM_ClearOC3Ref <00><>
, TIMx g<> , TIM_OCClear <05> TIM_ClearOC4Ref <00><>
, TIMx g<> , TIM_OCPolarity <00><> TIM_OC1PolarityConfig <08>
, TIMx g<> , TIM_OCNPolarity B<> TIM_OC1NPolarityConfig <00><>
, TIMx g<> , TIM_OCPolarity <00><> TIM_OC2PolarityConfig <07>
, TIMx g<> , TIM_OCNPolarity B<> TIM_OC2NPolarityConfig <00><>
, TIMx g<> , TIM_OCPolarity <00><> TIM_OC3PolarityConfig <06>
, TIMx g<> , TIM_OCNPolarity B<> TIM_OC3NPolarityConfig <00><>
, TIMx g<> , TIM_OCPolarity <00><> TIM_OC4PolarityConfig <05>
, TIMx g<> , TIM_Channel <00><> , TIM_CCx <00><> TIM_CCxCmd y<>
, TIMx g<> , TIM_Channel <00><> , TIM_CCxN 8<> TIM_CCxNCmd )<29>
, TIMx g<> , TIM_ICInitStruct <00><> TIM_ICInit k<> , TIM_ICInitStruct <00><> TIM_ICStructInit <00><>
, TIMx g<> , TIM_ICInitStruct <00><> TIM_PWMIConfig <00><>
, TIMx g<> TIM_GetCapture1 \<5C>
, TIMx g<> TIM_GetCapture2 [<5B>
, TIMx g<> TIM_GetCapture3 Z<>
, TIMx g<> TIM_GetCapture4 Y<>
, TIMx g<> ,
|
|||
|
|
TIM_ICPSC <10> TIM_SetIC1Prescaler <00><>
, TIMx g<> ,
|
|||
|
|
TIM_ICPSC <10> TIM_SetIC2Prescaler <00><>
, TIMx g<> ,
|
|||
|
|
TIM_ICPSC <10> TIM_SetIC3Prescaler <00><>
, TIMx g<> ,
|
|||
|
|
TIM_ICPSC <10> TIM_SetIC4Prescaler <00><>
, TIMx g<> , TIM_BDTRInitStruct <1F> TIM_BDTRConfig <01> , TIM_BDTRInitStruct <1F> TIM_BDTRStructInit 6<>
, TIMx g<> ," NewState <00><> TIM_CtrlPWMOutputs <00><>
, TIMx g<> ," NewState <00><> TIM_SelectCOM F<>
, TIMx g<> ," NewState <00><> TIM_CCPreloadControl I<>
, TIMx g<> , TIM_IT <00><> ," NewState <00><>
TIM_ITConfig <00><>
, TIMx g<> , TIM_EventSource <03> TIM_GenerateEvent P<>
, TIMx g<> , TIM_FLAG j<> TIM_GetFlagStatus _<>
, TIMx g<> , TIM_FLAG j<> TIM_ClearFlag $<24>
, TIMx g<> , TIM_IT <00><> TIM_GetITStatus @<40>
, TIMx g<> , TIM_IT <00><> TIM_ClearITPendingBit
<0A>
, TIMx g<> , TIM_DMABase 1<> , TIM_DMABurstLength ,<2C> TIM_DMAConfig ]<5D>
, TIMx g<> , TIM_DMASource 7<> ," NewState <00><> TIM_DMACmd <00><>
, TIMx g<> ," NewState <00><> TIM_SelectCCDMA <00><>
, TIMx g<> TIM_InternalClockConfig <00><>
, TIMx g<> , TIM_InputTriggerSource <13>$ TIM_ITRxExternalClockConfig }<7D>
, TIMx g<>! , TIM_TIxExternalCLKSource <00><> , TIM_ICPolarity <00><> , ICFilter <00><># TIM_TIxExternalClockConfig <00><>
, TIMx g<> , TIM_ExtTRGPrescaler <00><> , TIM_ExtTRGPolarity <00><> ,
ExtTRGFilter A<> TIM_ETRClockMode1Config <00><>
, TIMx g<> , TIM_ExtTRGPrescaler <00><> , TIM_ExtTRGPolarity <00><> ,
ExtTRGFilter A<> TIM_ETRClockMode2Config <00><>
, TIMx g<> , TIM_InputTriggerSource <13> TIM_SelectInputTrigger /<2F>
, TIMx g<> , TIM_TRGOSource <00><> TIM_SelectOutputTrigger <00><>
, TIMx g<> , TIM_SlaveMode <00><> TIM_SelectSlaveMode <00><>
, TIMx g<> , TIM_MasterSlaveMode <00><>" TIM_SelectMasterSlaveMode !<21>
, TIMx g<> , TIM_ExtTRGPrescaler <00><> , TIM_ExtTRGPolarity <00><> ,
ExtTRGFilter A<> TIM_ETRConfig D<>
, TIMx g<> , TIM_EncoderMode 1<> , TIM_IC1Polarity e<> , TIM_IC2Polarity d<># TIM_EncoderInterfaceConfig <00><>
, TIMx g<> ," NewState <00><> TIM_SelectHallSensor <1C>
, TIMx g<> ,
|
|||
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|
TIM_Remap <00><> TIM_RemapConfig 6<> P __STM32F4xx_USART_H <00><> 8
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<unnamed> Q<>
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" <04>MUSART_BaudRate <00><> " <02>MUSART_WordLength <00><> " <02>MUSART_StopBits b<> " <02>M
USART_Parity %<25> " <02>M USART_Mode <1D>$ " <02>MUSART_HardwareFlowControl <00><> USART_InitTypeDef <00><> 8
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|||
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<unnamed> Q<> " <02>M USART_Clock <00><> " <02>M USART_CPOL l<> " <02>M USART_CPHA ~<7E> " <02>MUSART_LastBit <00><> USART_ClockInitTypeDef <00><> P IS_USART_ALL_PERIPH <00><> P IS_USART_1236_PERIPH <00><> P USART_WordLength_8b <00><> P USART_WordLength_9b <00><> P IS_USART_WORD_LENGTH ]<5D> P USART_StopBits_1 <00><> P USART_StopBits_0_5 ^<5E> P USART_StopBits_2 <00><> P USART_StopBits_1_5 ]<5D> P IS_USART_STOPBITS H<> P USART_Parity_No *<2A> P USART_Parity_Even U<> P USART_Parity_Odd <00><> P IS_USART_PARITY <00><> P USART_Mode_Rx <15> P USART_Mode_Tx <13> P IS_USART_MODE <00><>' P USART_HardwareFlowControl_None <0B>& P USART_HardwareFlowControl_RTS <00><>& P USART_HardwareFlowControl_CTS <00><>* P "USART_HardwareFlowControl_RTS_CTS S<>' P IS_USART_HARDWARE_FLOW_CONTROL A<> P USART_Clock_Disable <00><> P USART_Clock_Enable '<27> P IS_USART_CLOCK Z<> P USART_CPOL_Low <02> P USART_CPOL_High <00><> P IS_USART_CPOL <00><> P USART_CPHA_1Edge <00><> P USART_CPHA_2Edge <00><> P IS_USART_CPHA <00><> P USART_LastBit_Disable <00><> P USART_LastBit_Enable \<5C> P IS_USART_LASTBIT <00><> P USART_IT_PE 6<> P
USART_IT_TXE <00><> P USART_IT_TC 4<> P USART_IT_RXNE <00><> P USART_IT_ORE_RX <00><> P USART_IT_IDLE <00><> P
USART_IT_LBD <00><> P
USART_IT_CTS <00><> P
USART_IT_ERR <00><> P USART_IT_ORE_ER <00><> P USART_IT_NE 8<> P USART_IT_FE @<40> P
USART_IT_ORE <00><> P IS_USART_CONFIG_IT <0C> P IS_USART_GET_IT <00><> P IS_USART_CLEAR_IT ]<5D> P USART_DMAReq_Tx <00><> P USART_DMAReq_Rx <00><> P IS_USART_DMAREQ
|
|||
|
|
<EFBFBD> P USART_WakeUp_IdleLine <01>! P USART_WakeUp_AddressMark <00><> P IS_USART_WAKEUP <00><>' P USART_LINBreakDetectLength_10b <00><>' P USART_LINBreakDetectLength_11b <00><>) P !IS_USART_LIN_BREAK_DETECT_LENGTH <00><> P USART_IrDAMode_LowPower L<> P USART_IrDAMode_Normal &<26> P IS_USART_IRDA_MODE <1A> P USART_FLAG_CTS ^<5E> P USART_FLAG_LBD v<> P USART_FLAG_TXE W<> P USART_FLAG_TC <00><> P USART_FLAG_RXNE <09> P USART_FLAG_IDLE (<28> P USART_FLAG_ORE b<> P USART_FLAG_NE <00><> P USART_FLAG_FE <00><> P USART_FLAG_PE <00><> P IS_USART_FLAG <00><> P IS_USART_CLEAR_FLAG <00><> P IS_USART_BAUDRATE x<> P IS_USART_ADDRESS <00><> P IS_USART_DATA <00><> , USARTx <00><>
USART_DeInit <00><> , USARTx <00><> , USART_InitStruct <00><> USART_Init R<> , USART_InitStruct <00><> USART_StructInit <00><> , USARTx <00><> , USART_ClockInitStruct <00><> USART_ClockInit \<5C> , USART_ClockInitStruct <00><> USART_ClockStructInit <00><> , USARTx <00><> ," NewState <00><>
|
|||
|
|
USART_Cmd <00><> , USARTx <00><> , USART_Prescaler 9<> USART_SetPrescaler <09> , USARTx <00><> ," NewState <00><> USART_OverSampling8Cmd <00><> , USARTx <00><> ," NewState <00><> USART_OneBitMethodCmd <1A> , USARTx <00><>
, Data [<5B> USART_SendData <00><> , USARTx <00><> USART_ReceiveData <00><> , USARTx <00><> , USART_Address <18> USART_SetAddress <00><> , USARTx <00><> ,
USART_WakeUp <00><> USART_WakeUpConfig 3<> , USARTx <00><> ," NewState <00><> USART_ReceiverWakeUpCmd 6<> , USARTx <00><># , USART_LINBreakDetectLength 8<>) !USART_LINBreakDetectLengthConfig <00><> , USARTx <00><> ," NewState <00><>
USART_LINCmd <00><> , USARTx <00><> USART_SendBreak m<> , USARTx <00><> ," NewState <00><> USART_HalfDuplexCmd <00><> , USARTx <00><> ," NewState <00><> USART_SmartCardCmd A<> , USARTx <00><> ," NewState <00><> USART_SmartCardNACKCmd <1C> , USARTx <00><> , USART_GuardTime X<> USART_SetGuardTime (<28> , USARTx <00><> , USART_IrDAMode <0E> USART_IrDAConfig D<> , USARTx <00><> ," NewState <00><> USART_IrDACmd <00><> , USARTx <00><> ,
USART_DMAReq <00><> ," NewState <00><>
USART_DMACmd <00><> , USARTx <00><> , USART_IT B<> ," NewState <00><> USART_ITConfig <00><> , USARTx <00><> , USART_FLAG <00><> USART_GetFlagStatus <00><> , USARTx <00><> , USART_FLAG <00><> USART_ClearFlag {<7B> , USARTx <00><> , USART_IT B<> USART_GetITStatus <00><> , USARTx <00><> , USART_IT B<> USART_ClearITPendingBit d<> P __STM32F4xx_WWDG_H <00><> P WWDG_Prescaler_1 <00><> P WWDG_Prescaler_2 <00><> P WWDG_Prescaler_4 <00><> P WWDG_Prescaler_8 <00><> P IS_WWDG_PRESCALER u<> P IS_WWDG_WINDOW_VALUE \<5C> P IS_WWDG_COUNTER <00><> WWDG_DeInit <00><> ,
|
|||
|
|
WWDG_Prescaler <00><> WWDG_SetPrescaler a<> , WindowValue [<5B> WWDG_SetWindowValue <00><> WWDG_EnableIT R<> , Counter <00><> WWDG_SetCounter &<26> , Counter <00><> WWDG_Enable <00><> WWDG_GetFlagStatus <0E> WWDG_ClearFlag <00><> P __MISC_H *<2A> 8
|
|||
|
|
<unnamed> Q<> " <01>ONVIC_IRQChannel <00><>, " <01>O"NVIC_IRQChannelPreemptionPriority <00><>% " <01>ONVIC_IRQChannelSubPriority <00><> "" <01>ONVIC_IRQChannelCmd _<> NVIC_InitTypeDef
<0A> P NVIC_VectTab_RAM 4<> P NVIC_VectTab_FLASH <00><> P IS_NVIC_VECTTAB <1A> P NVIC_LP_SEVONPEND m<> P NVIC_LP_SLEEPDEEP <00><> P NVIC_LP_SLEEPONEXIT <00><> P IS_NVIC_LP <00><> P NVIC_PriorityGroup_0 <16> P NVIC_PriorityGroup_1 <15> P NVIC_PriorityGroup_2 <14> P NVIC_PriorityGroup_3 <13> P NVIC_PriorityGroup_4 <12> P IS_NVIC_PRIORITY_GROUP <00><>$ P IS_NVIC_PREEMPTION_PRIORITY '<27> P IS_NVIC_SUB_PRIORITY N<> P IS_NVIC_OFFSET ^<5E>$ P SysTick_CLKSource_HCLK_Div8 <00><> P SysTick_CLKSource_HCLK <00><> P IS_SYSTICK_CLK_SOURCE <13> ,
|
|||
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|
NVIC_PriorityGroup <00><>! NVIC_PriorityGroupConfig d<> , NVIC_InitStruct <0B>
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NVIC_Init <00><> ,
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|
NVIC_VectTab <00><> ,
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Offset l<> NVIC_SetVectorTable <00><> ,
LowPowerMode
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<EFBFBD> ," NewState <00><> NVIC_SystemLPConfig <00><> ,
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|||
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SysTick_CLKSource I<> SysTick_CLKSourceConfig <00><> P __STM32F4xx_CRYP_H <00><> 8
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<unnamed> Q<>
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" <04>O
CRYP_AlgoDir c<>
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" <04>OCRYP_AlgoMode <00><>
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" <04>OCRYP_DataType <00><>
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" <04>O
CRYP_KeySize A<> CRYP_InitTypeDef <00><> 8
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|||
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<unnamed> Q<>
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" <04>OCRYP_Key0Left <19>
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" <04>OCRYP_Key0Right <00><>
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|||
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" <04>OCRYP_Key1Left <18>
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|||
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" <04>OCRYP_Key1Right <00><>
|
|||
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" <04>OCRYP_Key2Left <17>
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" <04>OCRYP_Key2Right <00><>
|
|||
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" <04>OCRYP_Key3Left <16>
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|||
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" <04>OCRYP_Key3Right <00><> CRYP_KeyInitTypeDef <00><> 8
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|||
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<unnamed> Q<>
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" <04>O
CRYP_IV0Left <00><>
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|||
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" <04>OCRYP_IV0Right &<26>
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|||
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" <04>O
CRYP_IV1Left <00><>
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|||
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" <04>OCRYP_IV1Right %<25> CRYP_IVInitTypeDef \<5C> 8
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<unnamed> Q<>
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" <04>OCR_CurrentConfig W<>
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" <04>O CRYP_IV0LR <00><>
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|||
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" <04>O CRYP_IV0RR <00><>
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|||
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" <04>O CRYP_IV1LR <00><>
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" <04>O CRYP_IV1RR <>
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|
" <04>O
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CRYP_K0LR <00><>
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|||
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" <04>O
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|||
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|
CRYP_K0RR <00><>
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|||
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|
" <04>O
|
|||
|
|
CRYP_K1LR <00><>
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|||
|
|
" <04>O
|
|||
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|
CRYP_K1RR <00><>
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|||
|
|
" <04>O
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CRYP_K2LR <00><>
|
|||
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|
" <04>O
|
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|
CRYP_K2RR <00><>
|
|||
|
|
" <04>O
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|||
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|
CRYP_K3LR <00><>
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|||
|
|
" <04>O
|
|||
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CRYP_K3RR <00><> <" <20>OCRYP_CSGCMCCMR <0B> <" <20>O CRYP_CSGCMR <00><>
CRYP_Context g<> P CRYP_AlgoDir_Encrypt <20> P CRYP_AlgoDir_Decrypt *<2A> P IS_CRYP_ALGODIR <13> P CRYP_AlgoMode_TDES_ECB B<> P CRYP_AlgoMode_TDES_CBC D<> P CRYP_AlgoMode_DES_ECB <00><> P CRYP_AlgoMode_DES_CBC <00><> P CRYP_AlgoMode_AES_ECB <00><> P CRYP_AlgoMode_AES_CBC <00><> P CRYP_AlgoMode_AES_CTR |<7C> P CRYP_AlgoMode_AES_Key <<3C> P CRYP_AlgoMode_AES_GCM <00><> P CRYP_AlgoMode_AES_CCM <00><> P IS_CRYP_ALGOMODE <00><> P CRYP_Phase_Init ,<2C> P CRYP_Phase_Header s<> P CRYP_Phase_Payload <00><> P CRYP_Phase_Final <00><> P IS_CRYP_PHASE <00><> P CRYP_DataType_32b <00><> P CRYP_DataType_16b <00><> P CRYP_DataType_8b <00><> P CRYP_DataType_1b <00> P IS_CRYP_DATATYPE <00><> P CRYP_KeySize_128b <00><> P CRYP_KeySize_192b <00><> P CRYP_KeySize_256b <00><> P IS_CRYP_KEYSIZE <00><> P CRYP_FLAG_BUSY V<> P CRYP_FLAG_IFEM x<> P CRYP_FLAG_IFNF v<> P CRYP_FLAG_INRIS <12> P CRYP_FLAG_OFNE q<> P CRYP_FLAG_OFFU i<> P CRYP_FLAG_OUTRIS <00><> P IS_CRYP_GET_FLAG <00><> P CRYP_IT_INI <<3C> P
CRYP_IT_OUTI <00><> P IS_CRYP_CONFIG_IT _<> P IS_CRYP_GET_IT ;<3B> P
MODE_ENCRYPT
|
|||
|
|
<EFBFBD> P
MODE_DECRYPT <14> P CRYP_DMAReq_DataIN <00><> P CRYP_DMAReq_DataOUT =<3D> P IS_CRYP_DMAREQ ]<5D> CRYP_DeInit <00><> , CRYP_InitStruct <00><>
|
|||
|
|
CRYP_Init <00><> , CRYP_InitStruct <00><> CRYP_StructInit <14> , CRYP_KeyInitStruct <00><>
CRYP_KeyInit v<> , CRYP_KeyInitStruct <00><> CRYP_KeyStructInit <00><> , CRYP_IVInitStruct Z<> CRYP_IVInit <02> , CRYP_IVInitStruct Z<> CRYP_IVStructInit q<> ," NewState <00><> CRYP_Cmd '<27> ,
|
|||
|
|
CRYP_Phase =<3D> CRYP_PhaseConfig <00><> CRYP_FIFOFlush <09>
,
|
|||
|
|
Data ]<5D> CRYP_DataIn <04>
CRYP_DataOut <00><> , CRYP_ContextSave <00><> , CRYP_KeyInitStruct <00><> CRYP_SaveContext <00><> , CRYP_ContextRestore E<> CRYP_RestoreContext \<5C> , CRYP_DMAReq 9<> ," NewState <00><> CRYP_DMACmd O<> , CRYP_IT <00><> ," NewState <00><> CRYP_ITConfig ><3E> , CRYP_IT <00><> CRYP_GetITStatus <00><> CRYP_GetCmdStatus q<> ,
|
|||
|
|
CRYP_FLAG <1D> CRYP_GetFlagStatus <09>
, Mode Y<> , Key <00><> , Keysize <00><> , Input <00><> ,
|
|||
|
|
Ilength <06> , Output 4<>
CRYP_AES_ECB 1<>
, Mode Y<> , InitVectors A<> , Key <00><> , Keysize <00><> , Input <00><> ,
|
|||
|
|
Ilength <06> , Output 4<>
CRYP_AES_CBC 3<>
, Mode Y<> , InitVectors A<> , Key <00><> , Keysize <00><> , Input <00><> ,
|
|||
|
|
Ilength <06> , Output 4<>
CRYP_AES_CTR <12>
, Mode Y<> , InitVectors A<> , Key <00><> , Keysize <00><> , Input <00><> ,
|
|||
|
|
ILength &<26> , Header |<7C> ,
|
|||
|
|
HLength '<27> , Output 4<> , AuthTAG U<>
CRYP_AES_GCM $<24>
, Mode Y<> , Nonce <00><> ,
|
|||
|
|
|
|||
|
|
NonceSize ?<3F> , Key <00><> , Keysize <00><> , Input <00><> ,
|
|||
|
|
ILength &<26> , Header |<7C> ,
|
|||
|
|
HLength '<27> , HBuffer !<21> , Output 4<> , AuthTAG U<> ,
|
|||
|
|
TAGSize Z<>
CRYP_AES_CCM (<28>
, Mode Y<> , Key <00><> , Input <00><> ,
|
|||
|
|
Ilength <06> , Output 4<> CRYP_TDES_ECB <00><>
, Mode Y<> , Key <00><> , InitVectors A<> , Input <00><> ,
|
|||
|
|
Ilength <06> , Output 4<> CRYP_TDES_CBC <00><>
, Mode Y<> , Key <00><> , Input <00><> ,
|
|||
|
|
Ilength <06> , Output 4<>
CRYP_DES_ECB .<2E>
, Mode Y<> , Key <00><> , InitVectors A<> , Input <00><> ,
|
|||
|
|
Ilength <06> , Output 4<>
CRYP_DES_CBC 0<> P __STM32F4xx_HASH_H <00><> 8
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|||
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|
<unnamed> Q<>
|
|||
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" <04>QHASH_AlgoSelection $<24>
|
|||
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" <04>QHASH_AlgoMode O<>
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|||
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" <04>QHASH_DataType ;<3B>
|
|||
|
|
" <04>QHASH_HMACKeyType m<> HASH_InitTypeDef <19> 8
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|||
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<unnamed> Q<> <" <20>QData <1E> HASH_MsgDigest <00><> 8
|
|||
|
|
<unnamed> Q<>
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" <04>Q HASH_IMR p<>
|
|||
|
|
" <04>Q HASH_STR _<>
|
|||
|
|
" <04>QHASH_CR <00><> <" <00><01>Q HASH_CSR h<>
HASH_Context <00><> P HASH_AlgoSelection_SHA1 <00><>" P HASH_AlgoSelection_SHA224 <1A>" P HASH_AlgoSelection_SHA256 <15> P HASH_AlgoSelection_MD5 <00><> P IS_HASH_ALGOSELECTION Z<> P HASH_AlgoMode_HASH <00><> P HASH_AlgoMode_HMAC <00><> P IS_HASH_ALGOMODE <00><> P HASH_DataType_32b <00><> P HASH_DataType_16b <00><> P HASH_DataType_8b <13> P HASH_DataType_1b <1A> P IS_HASH_DATATYPE <00><>" P HASH_HMACKeyType_ShortKey <00><>! P HASH_HMACKeyType_LongKey <1C> P IS_HASH_HMAC_KEYTYPE <00><> P IS_HASH_VALIDBITSNUMBER <00><> P
HASH_IT_DINI <10> P HASH_IT_DCI f<> P IS_HASH_IT <00><> P IS_HASH_GET_IT U<> P HASH_FLAG_DINIS :<3A> P HASH_FLAG_DCIS <00><> P HASH_FLAG_DMAS <00><> P HASH_FLAG_BUSY p<> P HASH_FLAG_DINNE C<> P IS_HASH_GET_FLAG <00><> P IS_HASH_CLEAR_FLAG I<> HASH_DeInit <12> , HASH_InitStruct <17>
|
|||
|
|
HASH_Init <00><> , HASH_InitStruct <17> HASH_StructInit .<2E> HASH_Reset N<>
,
|
|||
|
|
Data ]<5D> HASH_DataIn <1E> HASH_GetInFIFOWordsNbr
<0A> , ValidNumber n<>% HASH_SetLastWordValidBitsNbr -<2D> HASH_StartDigest <00><> ," NewState <00><> HASH_AutoStartDigest 6<> , HASH_MessageDigest <05> HASH_GetDigest <00><> , HASH_ContextSave <00><> HASH_SaveContext <00><> , HASH_ContextRestore _<> HASH_RestoreContext v<> ," NewState <00><> HASH_DMACmd i<> ,
|
|||
|
|
HASH_IT <00><> ," NewState <00><> HASH_ITConfig X<> ,
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|||
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|||
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HASH_FLAG 0<> HASH_GetFlagStatus #<23> ,
|
|||
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HASH_FLAG 0<> HASH_ClearFlag <00><> ,
|
|||
|
|
HASH_IT <00><> HASH_GetITStatus <04> ,
|
|||
|
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HASH_IT <00><> HASH_ClearITPendingBit <00><> , Input <00><>
,
|
|||
|
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Ilen O<> , Output 4<>
|
|||
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|
HASH_SHA1 F<> , Key <00><> ,
|
|||
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|
Keylen k<> , Input <00><>
,
|
|||
|
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Ilen O<> , Output 4<>
|
|||
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HMAC_SHA1 Q<> , Input <00><>
,
|
|||
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Ilen O<> , Output 4<> HASH_MD5 <00><> , Key <00><> ,
|
|||
|
|
Keylen k<> , Input <00><>
,
|
|||
|
|
Ilen O<> , Output 4<> HMAC_MD5 <00><> P __STM32F4xx_RNG_H ;<3B> P RNG_FLAG_DRDY <00><> P RNG_FLAG_CECS <00><> P RNG_FLAG_SECS <00><> P IS_RNG_GET_FLAG <13> P IS_RNG_CLEAR_FLAG <00><> P RNG_IT_CEI <00><> P RNG_IT_SEI <00><> P
|
|||
|
|
IS_RNG_IT <00><> P IS_RNG_GET_IT <00><> RNG_DeInit Q<> ," NewState <00><> RNG_Cmd <00><> RNG_GetRandomNumber <00><> ," NewState <00><>
RNG_ITConfig <00><> , RNG_FLAG v<> RNG_GetFlagStatus b<> , RNG_FLAG v<> RNG_ClearFlag '<27> , RNG_IT <00><> RNG_GetITStatus C<> , RNG_IT <00><> RNG_ClearITPendingBit <10> P __STM32F4xx_CAN_H P<> P IS_CAN_ALL_PERIPH }<7D> 8
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|||
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<unnamed> Q<> " <02>QCAN_Prescaler <00><> " <01>Q CAN_Mode <00><> " <01>QCAN_SJW N<> " <01>QCAN_BS1 |<7C> " <01>QCAN_BS2 {<7B> "" <01>Q CAN_TTCM <00><> "" <01>Q CAN_ABOM <05> "" <01>Q CAN_AWUM <00><> "" <01>Q CAN_NART <00><> "" <01>Q CAN_RFLM <00><> "" <01>Q CAN_TXFP <00><> CAN_InitTypeDef m<> 8
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<unnamed> Q<> " <02>RCAN_FilterIdHigh <06> " <02>RCAN_FilterIdLow V<> " <02>RCAN_FilterMaskIdHigh r<> " <02>RCAN_FilterMaskIdLow <00><># " <02>RCAN_FilterFIFOAssignment <00><> " <01>RCAN_FilterNumber <00><> " <01>RCAN_FilterMode <00><> " <01>RCAN_FilterScale V<> "" <01>RCAN_FilterActivation <06> CAN_FilterInitTypeDef <00><> 8
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<unnamed> Q<>
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" <04>RStdId <00><>
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" <04>RExtId <00><> " <01>RIDE <10> " <01>RRTR <00><> " <01>RDLC <0F> <" <08>RData )<29> CanTxMsg <00><> 8
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<unnamed> Q<>
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" <04>RStdId <00><>
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|||
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" <04>RExtId <00><> " <01>RIDE <08> " <01>RRTR <00><> " <01>RDLC <07> <" <08>RData !<21> " <01>RFMI <00><> CanRxMsg <00><> P CAN_InitStatus_Failed <00><> P CAN_InitStatus_Success <1E> P CANINITFAILED <06> P
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|||
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CANINITOK <19> P CAN_Mode_Normal /<2F> P CAN_Mode_LoopBack <00><> P CAN_Mode_Silent )<29>! P CAN_Mode_Silent_LoopBack <00><> P IS_CAN_MODE d<>) P !CAN_OperatingMode_Initialization <05>! P CAN_OperatingMode_Normal t<> P CAN_OperatingMode_Sleep <00><> P IS_CAN_OPERATING_MODE H<> P CAN_ModeStatus_Failed <00><> P CAN_ModeStatus_Success -<2D> P CAN_SJW_1tq <1B> P CAN_SJW_2tq <1A> P CAN_SJW_3tq <19> P CAN_SJW_4tq <18> P IS_CAN_SJW <00><> P CAN_BS1_1tq I<> P CAN_BS1_2tq H<> P CAN_BS1_3tq G<> P CAN_BS1_4tq F<> P CAN_BS1_5tq E<> P CAN_BS1_6tq D<> P CAN_BS1_7tq C<> P CAN_BS1_8tq B<> P CAN_BS1_9tq A<> P
CAN_BS1_10tq <17> P
CAN_BS1_11tq <16> P
CAN_BS1_12tq <15> P
CAN_BS1_13tq <14> P
CAN_BS1_14tq <13> P
CAN_BS1_15tq <12> P
CAN_BS1_16tq <11> P IS_CAN_BS1 <00><> P CAN_BS2_1tq H<> P CAN_BS2_2tq G<> P CAN_BS2_3tq F<> P CAN_BS2_4tq E<> P CAN_BS2_5tq D<> P CAN_BS2_6tq C<> P CAN_BS2_7tq B<> P CAN_BS2_8tq A<> P IS_CAN_BS2 <00><> P IS_CAN_PRESCALER <00><> P IS_CAN_FILTER_NUMBER <00><> P CAN_FilterMode_IdMask <00><> P CAN_FilterMode_IdList <00><> P IS_CAN_FILTER_MODE 1<> P CAN_FilterScale_16bit <1D> P CAN_FilterScale_32bit <1F> P IS_CAN_FILTER_SCALE <00><> P CAN_Filter_FIFO0 a<> P CAN_Filter_FIFO1 `<60> P IS_CAN_FILTER_FIFO 2<> P CAN_FilterFIFO0 <00><> P CAN_FilterFIFO1 <00><> P IS_CAN_BANKNUMBER <00><> P IS_CAN_TRANSMITMAILBOX <00><> P
IS_CAN_STDID <0F> P
IS_CAN_EXTID <09> P IS_CAN_DLC <00><> P CAN_Id_Standard ?<3F> P CAN_Id_Extended ?<3F> P IS_CAN_IDTYPE <00><> P CAN_ID_STD <00><> P CAN_ID_EXT <00><> P
CAN_RTR_Data <00><> P CAN_RTR_Remote <00><> P IS_CAN_RTR <00><> P
CAN_RTR_DATA <11> P CAN_RTR_REMOTE [<5B> P CAN_TxStatus_Failed <00><> P CAN_TxStatus_Ok <13> P CAN_TxStatus_Pending <00><> P CAN_TxStatus_NoMailBox V<> P CANTXFAILED <00><> P CANTXOK <00><> P
CANTXPENDING 0<> P
|
|||
|
|
CAN_NO_MB <00><> P
|
|||
|
|
CAN_FIFO0 4<> P
|
|||
|
|
CAN_FIFO1 3<> P IS_CAN_FIFO e<> P CAN_Sleep_Failed <00><> P
CAN_Sleep_Ok p<> P CANSLEEPFAILED <00><> P CANSLEEPOK <00><> P CAN_WakeUp_Failed <00><> P CAN_WakeUp_Ok <1A> P CANWAKEUPFAILED i<> P CANWAKEUPOK |<7C> P CAN_ErrorCode_NoErr <00><> P CAN_ErrorCode_StuffErr Y<> P CAN_ErrorCode_FormErr <00><> P CAN_ErrorCode_ACKErr <00><>& P CAN_ErrorCode_BitRecessiveErr <00><>% P CAN_ErrorCode_BitDominantErr <00><> P CAN_ErrorCode_CRCErr <00><>% P CAN_ErrorCode_SoftwareSetErr <00><> P CAN_FLAG_RQCP0 <00><> P CAN_FLAG_RQCP1 <00><> P CAN_FLAG_RQCP2 <00><> P CAN_FLAG_FMP0 <00><> P
CAN_FLAG_FF0 M<> P CAN_FLAG_FOV0 <00><> P CAN_FLAG_FMP1 <00><> P
CAN_FLAG_FF1 L<> P CAN_FLAG_FOV1 <00><> P
CAN_FLAG_WKU <12> P CAN_FLAG_SLAK <00><> P
CAN_FLAG_EWG &<26> P
CAN_FLAG_EPV <1E> P
CAN_FLAG_BOF 2<> P
CAN_FLAG_LEC 5<> P IS_CAN_GET_FLAG (<28> P IS_CAN_CLEAR_FLAG <00><> P CAN_IT_TME <00><> P CAN_IT_FMP0 u<> P CAN_IT_FF0 <00><> P CAN_IT_FOV0 m<> P CAN_IT_FMP1 t<> P CAN_IT_FF1 <00><> P CAN_IT_FOV1 l<> P CAN_IT_WKU <00><> P CAN_IT_SLK <00><> P CAN_IT_EWG <00><> P CAN_IT_EPV <00><> P CAN_IT_BOF <00><> P CAN_IT_LEC <00><> P CAN_IT_ERR <00><> P
CAN_IT_RQCP0 <20> P
CAN_IT_RQCP1 <1F> P
CAN_IT_RQCP2 <1E> P
|
|||
|
|
IS_CAN_IT <00><> P IS_CAN_CLEAR_IT <1E>
, CANx <> CAN_DeInit f<>
, CANx <> , CAN_InitStruct k<> CAN_Init <13> , CAN_FilterInitStruct <00><> CAN_FilterInit <00><> , CAN_InitStruct k<> CAN_StructInit <00><> , CAN_BankNumber <00><> CAN_SlaveStartBank <0E>
, CANx <> ," NewState <00><> CAN_DBGFreeze o<>
, CANx <> ," NewState <00><> CAN_TTComModeCmd 7<>
, CANx <> ,
|
|||
|
|
TxMessage .<2E>
CAN_Transmit M<>
, CANx <> , TransmitMailbox <00><> CAN_TransmitStatus <00><>
, CANx <> , Mailbox <0C> CAN_CancelTransmit <00><>
, CANx <> , FIFONumber E<> ,
|
|||
|
|
RxMessage 0<> CAN_Receive <00><>
, CANx <> , FIFONumber E<> CAN_FIFORelease <00><>
, CANx <> , FIFONumber E<> CAN_MessagePending <09>
, CANx <> , CAN_OperatingMode e<>! CAN_OperatingModeRequest p<>
, CANx <>
|
|||
|
|
CAN_Sleep <00><>
, CANx <> CAN_WakeUp V<>
, CANx <> CAN_GetLastErrorCode V<>
, CANx <># CAN_GetReceiveErrorCounter <00><>
, CANx <>' CAN_GetLSBTransmitErrorCounter ><3E>
, CANx <> ,
|
|||
|
|
CAN_IT <05> ," NewState <00><>
CAN_ITConfig <00><>
, CANx <> ,
|
|||
|
|
CAN_FLAG <00><> CAN_GetFlagStatus w<>
, CANx <> ,
|
|||
|
|
CAN_FLAG <00><> CAN_ClearFlag <<3C>
, CANx <> ,
|
|||
|
|
CAN_IT <05> CAN_GetITStatus X<>
, CANx <> ,
|
|||
|
|
CAN_IT <05> CAN_ClearITPendingBit %<25> P __STM32F4xx_DAC_H Z<> 8
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|||
|
|
<unnamed> Q<>
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|||
|
|
" <04>S DAC_Trigger s<>
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|||
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" <04>SDAC_WaveGeneration <00><>+
|
|||
|
|
" <04>S!DAC_LFSRUnmask_TriangleAmplitude =<3D>
|
|||
|
|
" <04>SDAC_OutputBuffer R<> DAC_InitTypeDef w<> P DAC_Trigger_None <00><> P DAC_Trigger_T2_TRGO *<2A> P DAC_Trigger_T4_TRGO (<28> P DAC_Trigger_T5_TRGO '<27> P DAC_Trigger_T6_TRGO &<26> P DAC_Trigger_T7_TRGO %<25> P DAC_Trigger_T8_TRGO $<24> P DAC_Trigger_Ext_IT9 <00><> P DAC_Trigger_Software <00><> P IS_DAC_TRIGGER y<> P DAC_WaveGeneration_None <00><>! P DAC_WaveGeneration_Noise x<>$ P DAC_WaveGeneration_Triangle :<3A> P IS_DAC_GENERATE_WAVE <00><> P DAC_LFSRUnmask_Bit0 *<2A> P DAC_LFSRUnmask_Bits1_0 !<21> P DAC_LFSRUnmask_Bits2_0 <20> P DAC_LFSRUnmask_Bits3_0 <1F> P DAC_LFSRUnmask_Bits4_0 <1E> P DAC_LFSRUnmask_Bits5_0 <1D> P DAC_LFSRUnmask_Bits6_0 <1C> P DAC_LFSRUnmask_Bits7_0 <1B> P DAC_LFSRUnmask_Bits8_0 <1A> P DAC_LFSRUnmask_Bits9_0 <19> P DAC_LFSRUnmask_Bits10_0 <00><> P DAC_LFSRUnmask_Bits11_0 <00><> P DAC_TriangleAmplitude_1 <0B> P DAC_TriangleAmplitude_3 <09> P DAC_TriangleAmplitude_7 <05>! P DAC_TriangleAmplitude_15 <00><>! P DAC_TriangleAmplitude_31 <00><>! P DAC_TriangleAmplitude_63 <00><>" P DAC_TriangleAmplitude_127 <00><>" P DAC_TriangleAmplitude_255 <00><>" P DAC_TriangleAmplitude_511 <00><># P DAC_TriangleAmplitude_1023 p<># P DAC_TriangleAmplitude_2047 i<># P DAC_TriangleAmplitude_4095 d<>. P &IS_DAC_LFSR_UNMASK_TRIANGLE_AMPLITUDE A<> P DAC_OutputBuffer_Enable <00><>! P DAC_OutputBuffer_Disable v<># P IS_DAC_OUTPUT_BUFFER_STATE <00><> P DAC_Channel_1 A<> P DAC_Channel_2 @<40> P IS_DAC_CHANNEL <00><> P DAC_Align_12b_R <00><> P DAC_Align_12b_L <00><> P DAC_Align_8b_R <00><> P
IS_DAC_ALIGN &<26> P DAC_Wave_Noise <00><> P DAC_Wave_Triangle Z<> P IS_DAC_WAVE `<60> P IS_DAC_DATA y<> P DAC_IT_DMAUDR <00><> P
|
|||
|
|
IS_DAC_IT <00><> P DAC_FLAG_DMAUDR P<> P IS_DAC_FLAG y<> DAC_DeInit p<> ,
|
|||
|
|
DAC_Channel <00><> , DAC_InitStruct u<> DAC_Init <1D> , DAC_InitStruct u<> DAC_StructInit <00><> ,
|
|||
|
|
DAC_Channel <00><> ," NewState <00><> DAC_Cmd <00><> ,
|
|||
|
|
DAC_Channel <00><> ," NewState <00><> DAC_SoftwareTriggerCmd b<> ," NewState <00><># DAC_DualSoftwareTriggerCmd <00><> ,
|
|||
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|
DAC_Channel <00><> ,
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|||
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DAC_Wave <15> ," NewState <00><> DAC_WaveGenerationCmd <00><> ,
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DAC_Align <00><>
, Data [<5B> DAC_SetChannel1Data <0B> ,
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DAC_Align <00><>
, Data [<5B> DAC_SetChannel2Data
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<EFBFBD> ,
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DAC_Align <00><> , Data2 '<27> , Data1 (<28> DAC_SetDualChannelData <00><> ,
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DAC_Channel <00><> DAC_GetDataOutputValue m<> ,
|
|||
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|
DAC_Channel <00><> ," NewState <00><> DAC_DMACmd <00><> ,
|
|||
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DAC_Channel <00><> ,
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|||
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|
DAC_IT <0F> ," NewState <00><>
DAC_ITConfig <00><> ,
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|||
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DAC_Channel <00><> ,
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|||
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|
DAC_FLAG <00><> DAC_GetFlagStatus <00><> ,
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DAC_Channel <00><> ,
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DAC_FLAG <00><> DAC_ClearFlag F<> ,
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DAC_Channel <00><> ,
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DAC_IT <0F> DAC_GetITStatus b<> ,
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|||
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DAC_Channel <00><> ,
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DAC_IT <0F> DAC_ClearITPendingBit /<2F> P __STM32F4xx_DCMI_H <03> 8
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|||
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|
<unnamed> Q<> " <02>TDCMI_CaptureMode <00><> " <02>TDCMI_SynchroMode <00><> " <02>TDCMI_PCKPolarity <00><> " <02>TDCMI_VSPolarity <00><> " <02>TDCMI_HSPolarity <07> " <02>TDCMI_CaptureRate <00><> " <02>TDCMI_ExtendedDataMode <00><> DCMI_InitTypeDef <20> 8
|
|||
|
|
<unnamed> Q<>! " <02>TDCMI_VerticalStartLine <0F>% " <02>TDCMI_HorizontalOffsetCount =<3D>! " <02>TDCMI_VerticalLineCount <14> " <02>TDCMI_CaptureCount <0C> DCMI_CROPInitTypeDef <00><> 8
|
|||
|
|
<unnamed> Q<> " <01>TDCMI_FrameStartCode t<> " <01>TDCMI_LineStartCode <00><> " <01>TDCMI_LineEndCode <00><> " <01>TDCMI_FrameEndCode o<> DCMI_CodesInitTypeDef (<28>$ P DCMI_CaptureMode_Continuous *<2A>" P DCMI_CaptureMode_SnapShot 5<> P IS_DCMI_CAPTURE_MODE <00><>" P DCMI_SynchroMode_Hardware %<25>" P DCMI_SynchroMode_Embedded I<> P IS_DCMI_SYNCHRO <10>! P DCMI_PCKPolarity_Falling <00><> P DCMI_PCKPolarity_Rising $<24> P IS_DCMI_PCKPOLARITY <00><> P DCMI_VSPolarity_Low <00><> P DCMI_VSPolarity_High K<> P IS_DCMI_VSPOLARITY <13> P DCMI_HSPolarity_Low <00><> P DCMI_HSPolarity_High Y<> P IS_DCMI_HSPOLARITY !<21># P DCMI_CaptureRate_All_Frame <00><>$ P DCMI_CaptureRate_1of2_Frame <00><>$ P DCMI_CaptureRate_1of4_Frame <00><> P IS_DCMI_CAPTURE_RATE <00><>! P DCMI_ExtendedDataMode_8b <00><>" P DCMI_ExtendedDataMode_10b <00><>" P DCMI_ExtendedDataMode_12b <00><>" P DCMI_ExtendedDataMode_14b <00><> P IS_DCMI_EXTENDED_DATA `<60> P DCMI_IT_FRAME <00><> P DCMI_IT_OVF R<> P DCMI_IT_ERR T<> P DCMI_IT_VSYNC <00><> P
DCMI_IT_LINE <13> P IS_DCMI_CONFIG_IT <00><> P IS_DCMI_GET_IT \<5C> P DCMI_FLAG_HSYNC 3<> P DCMI_FLAG_VSYNC %<25> P DCMI_FLAG_FNE <00><> P DCMI_FLAG_FRAMERI <00><> P DCMI_FLAG_OVFRI 2<> P DCMI_FLAG_ERRRI 4<> P DCMI_FLAG_VSYNCRI <00><> P DCMI_FLAG_LINERI <00><> P DCMI_FLAG_FRAMEMI <00><> P DCMI_FLAG_OVFMI 7<> P DCMI_FLAG_ERRMI 9<> P DCMI_FLAG_VSYNCMI <00><> P DCMI_FLAG_LINEMI <00><> P IS_DCMI_GET_FLAG <00><> P IS_DCMI_CLEAR_FLAG P<> DCMI_DeInit <19> , DCMI_InitStruct <1E>
|
|||
|
|
DCMI_Init <00><> , DCMI_InitStruct <1E> DCMI_StructInit 5<> , DCMI_CROPInitStruct <00><> DCMI_CROPConfig <00><> ," NewState <00><>
DCMI_CROPCmd <0C> , DCMI_CodesInitStruct &<26>% DCMI_SetEmbeddedSynchroCodes *<2A> ," NewState <00><>
DCMI_JPEGCmd <1A> ," NewState <00><> DCMI_Cmd H<> ," NewState <00><> DCMI_CaptureCmd f<> DCMI_ReadData \<5C> , DCMI_IT <00><> ," NewState <00><> DCMI_ITConfig _<> ,
|
|||
|
|
DCMI_FLAG 5<> DCMI_GetFlagStatus *<2A> ,
|
|||
|
|
DCMI_FLAG 5<> DCMI_ClearFlag <00><> , DCMI_IT <00><> DCMI_GetITStatus <0B> , DCMI_IT <00><> DCMI_ClearITPendingBit <00><> P __STM32F4xx_FSMC_H <00><> 8
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|||
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|
<unnamed> Q<>
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|||
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" <04>UFSMC_AddressSetupTime <00><>
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" <04>UFSMC_AddressHoldTime $<24>
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" <04>UFSMC_DataSetupTime <00><>%
|
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|
" <04>UFSMC_BusTurnAroundDuration r<>
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|
" <04>UFSMC_CLKDivision <00><>
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" <04>UFSMC_DataLatency <00><>
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" <04>UFSMC_AccessMode 3<>& FSMC_NORSRAMTimingInitTypeDef p<> 8
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<unnamed> Q<>
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" <04>U
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FSMC_Bank <00><>
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" <04>UFSMC_DataAddressMux <>
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" <04>UFSMC_MemoryType <00><>
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" <04>UFSMC_MemoryDataWidth <04>
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" <04>UFSMC_BurstAccessMode <10>
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" <04>UFSMC_AsynchronousWait T<>"
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|||
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|
" <04>UFSMC_WaitSignalPolarity <00><>
|
|||
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|
" <04>UFSMC_WrapMode <00><>
|
|||
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|
" <04>UFSMC_WaitSignalActive <00><>
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|||
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|
" <04>UFSMC_WriteOperation =<3D>
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|
" <04>UFSMC_WaitSignal <0E>
|
|||
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|
" <04>UFSMC_ExtendedMode G<>
|
|||
|
|
" <04>UFSMC_WriteBurst <00><>% " <04>UFSMC_ReadWriteTimingStruct i<>! " <04>UFSMC_WriteTimingStruct <00><> FSMC_NORSRAMInitTypeDef <00><> 8
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|||
|
|
<unnamed> Q<>
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|||
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" <04>UFSMC_SetupTime R<>
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|||
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" <04>UFSMC_WaitSetupTime <00><>
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|||
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" <04>UFSMC_HoldSetupTime <00><>
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|||
|
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" <04>UFSMC_HiZSetupTime A<>* "FSMC_NAND_PCCARDTimingInitTypeDef ]<5D> 8
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<unnamed> Q<>
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" <04>U
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FSMC_Bank z<>
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" <04>UFSMC_Waitfeature g<>
|
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" <04>UFSMC_MemoryDataWidth <00><>
|
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" <04>U FSMC_ECC -<2D>
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" <04>UFSMC_ECCPageSize <05>
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" <04>UFSMC_TCLRSetupTime <0F>
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|||
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|
" <04>UFSMC_TARSetupTime _<>' " <04>U FSMC_CommonSpaceTimingStruct <00><>* " <04>U FSMC_AttributeSpaceTimingStruct /<2F> FSMC_NANDInitTypeDef <00><> 8
|
|||
|
|
<unnamed> Q<>
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|
" <04>UFSMC_Waitfeature \<5C>
|
|||
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|
" <04>UFSMC_TCLRSetupTime <04>
|
|||
|
|
" <04>UFSMC_TARSetupTime T<>' " <04>U FSMC_CommonSpaceTimingStruct u<>* " <04>U FSMC_AttributeSpaceTimingStruct $<24># " <04>UFSMC_IOSpaceTimingStruct N<> FSMC_PCCARDInitTypeDef [<5B> P FSMC_Bank1_NORSRAM1 <00><> P FSMC_Bank1_NORSRAM2 <00><> P FSMC_Bank1_NORSRAM3 <00><> P FSMC_Bank1_NORSRAM4 <00><> P FSMC_Bank2_NAND <00><> P FSMC_Bank3_NAND <00><> P FSMC_Bank4_PCCARD e<> P IS_FSMC_NORSRAM_BANK <00><> P IS_FSMC_NAND_BANK <00><> P IS_FSMC_GETFLAG_BANK <00><> P IS_FSMC_IT_BANK <12>$ P FSMC_DataAddressMux_Disable <00><># P FSMC_DataAddressMux_Enable <00><> P IS_FSMC_MUX 8<> P FSMC_MemoryType_SRAM n<> P FSMC_MemoryType_PSRAM <1C> P FSMC_MemoryType_NOR <00><> P IS_FSMC_MEMORY S<> P FSMC_MemoryDataWidth_8b )<29>! P FSMC_MemoryDataWidth_16b <00><> P IS_FSMC_MEMORY_WIDTH h<>% P FSMC_BurstAccessMode_Disable <11>$ P FSMC_BurstAccessMode_Enable <00><> P IS_FSMC_BURSTMODE q<>& P FSMC_AsynchronousWait_Disable U<>% P FSMC_AsynchronousWait_Enable <00><> P IS_FSMC_ASYNWAIT <00><>$ P FSMC_WaitSignalPolarity_Low 5<>% P FSMC_WaitSignalPolarity_High <00><> P IS_FSMC_WAIT_POLARITY <16> P FSMC_WrapMode_Disable <00><> P FSMC_WrapMode_Enable V<> P IS_FSMC_WRAP_MODE h<>. P &FSMC_WaitSignalActive_BeforeWaitState b<>. P &FSMC_WaitSignalActive_DuringWaitState L<># P IS_FSMC_WAIT_SIGNAL_ACTIVE <00><>$ P FSMC_WriteOperation_Disable ><3E># P FSMC_WriteOperation_Enable <00><> P IS_FSMC_WRITE_OPERATION <> P FSMC_WaitSignal_Disable <0F> P FSMC_WaitSignal_Enable ~<7E> P IS_FSMC_WAITE_SIGNAL <00><>" P FSMC_ExtendedMode_Disable H<>! P FSMC_ExtendedMode_Enable <00><> P IS_FSMC_EXTENDED_MODE I<> P FSMC_WriteBurst_Disable <00><> P FSMC_WriteBurst_Enable V<> P IS_FSMC_WRITE_BURST <00><># P IS_FSMC_ADDRESS_SETUP_TIME <00><>" P IS_FSMC_ADDRESS_HOLD_TIME <00><> P IS_FSMC_DATASETUP_TIME <00><> P IS_FSMC_TURNAROUND_TIME z<> P IS_FSMC_CLK_DIV <0E> P IS_FSMC_DATA_LATENCY <00><> P FSMC_AccessMode_A <00><> P FSMC_AccessMode_B <00><> P FSMC_AccessMode_C <00><> P FSMC_AccessMode_D <00><> P IS_FSMC_ACCESS_MODE <00><>! P FSMC_Waitfeature_Disable <> P FSMC_Waitfeature_Enable <00><> P IS_FSMC_WAIT_FEATURE <00><> P FSMC_ECC_Disable E<> P FSMC_ECC_Enable <00><> P IS_FSMC_ECC_STATE {<7B>" P FSMC_ECCPageSize_256Bytes +<2B>" P FSMC_ECCPageSize_512Bytes 0<># P FSMC_ECCPageSize_1024Bytes <00><># P FSMC_ECCPageSize_2048Bytes <00><># P FSMC_ECCPageSize_4096Bytes <00><># P FSMC_ECCPageSize_8192Bytes <00><> P IS_FSMC_ECCPAGE_SIZE <00><> P IS_FSMC_TCLR_TIME c<> P IS_FSMC_TAR_TIME <00><> P IS_FSMC_SETUP_TIME <05> P IS_FSMC_WAIT_TIME c<> P IS_FSMC_HOLD_TIME q<> P IS_FSMC_HIZ_TIME <00><> P FSMC_IT_RisingEdge B<> P FSMC_IT_Level 5<> P FSMC_IT_FallingEdge <00><> P IS_FSMC_IT <00><> P IS_FSMC_GET_IT P<> P FSMC_FLAG_RisingEdge <00><> P FSMC_FLAG_Level <00><> P FSMC_FLAG_FallingEdge n<> P FSMC_FLAG_FEMPT 0<> P IS_FSMC_GET_FLAG <00><> P IS_FSMC_CLEAR_FLAG D<> ,
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|
FSMC_Bank <00><> FSMC_NORSRAMDeInit <00><> , FSMC_NORSRAMInitStruct <00><> FSMC_NORSRAMInit <00><> , FSMC_NORSRAMInitStruct <00><> FSMC_NORSRAMStructInit <00><> ,
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FSMC_Bank <00><> ," NewState <00><> FSMC_NORSRAMCmd <0C> ,
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FSMC_Bank <00><> FSMC_NANDDeInit <00><> , FSMC_NANDInitStruct <00><> FSMC_NANDInit <00><> , FSMC_NANDInitStruct <00><> FSMC_NANDStructInit <00> ,
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FSMC_Bank <00><> ," NewState <00><>
FSMC_NANDCmd <13> ,
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FSMC_Bank <00><> ," NewState <00><> FSMC_NANDECCCmd B<> ,
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FSMC_Bank <00><> FSMC_GetECC _<> FSMC_PCCARDDeInit T<> , FSMC_PCCARDInitStruct Y<> FSMC_PCCARDInit <01> , FSMC_PCCARDInitStruct Y<> FSMC_PCCARDStructInit p<> ," NewState <00><> FSMC_PCCARDCmd <00><> ,
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FSMC_Bank <00><> ,
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FSMC_IT <00><> ," NewState <00><> FSMC_ITConfig S<> ,
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FSMC_Bank <00><> ,
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FSMC_FLAG +<2B> FSMC_GetFlagStatus <1E> ,
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FSMC_Bank <00><> ,
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FSMC_FLAG +<2B> FSMC_ClearFlag <00><> ,
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FSMC_Bank <00><> ,
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FSMC_IT <00><> FSMC_GetITStatus <00><> ,
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